微處理器及其系統(tǒng).ppt

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1、第 2 章 8086微處理器及其系統(tǒng),2.1 8086微處理器,,1978年，Intel公司推出16位微處理器8086。,8086CPU具有16位數(shù)據(jù)總線和20位地址總線，數(shù)據(jù)總線與地址總線分時復(fù)用，尋址范圍為1MB。,2.1.1 8086CPU的結(jié)構(gòu),,8086的內(nèi)部結(jié)構(gòu)從功能分EU和BIU:,外部總線,EU（執(zhí)行單元）:負(fù)責(zé)指令的譯碼、執(zhí)行和數(shù)據(jù)的運(yùn)算 BIU（總線接口單元）:管理8086與系統(tǒng)總線的接口，負(fù)責(zé)CPU對存儲器和I/O進(jìn)行訪問 兩個單元相互獨(dú)立，分別完成各自操作 兩個單元可以并行執(zhí)行，實(shí)現(xiàn)指令取指和執(zhí)行的流水線操作,EU組成： 內(nèi)部寄存器（8個16位：AX、BX、CX、DX

2、、SP、BP、SI、DI） ALU和標(biāo)志寄存器：FR EU控制電路,,EU：內(nèi)部寄存器, 8086共有8個16位的內(nèi)部寄存器，分為兩組：,,SP(Stack Pointer Register) 堆棧指針寄存器 BP( Basic Pointer Register)基址指針寄存器 SI(Source Index Register) 源變址寄存器 DI(Destination Index Register)目的變址寄存器 BP、SP：指針寄存器，一般用于存放堆棧段 SI、DI：變址寄存器：SI一般用于數(shù)據(jù)段、DI一般用于數(shù)據(jù)段或附加段,4個16位通用寄存器 AX：累加器 （AH、AL） BX：基

3、址寄存器（ BH、BL） CX：計(jì)數(shù)寄存器（ CH、CL） DX：數(shù)據(jù)寄存器（ DH、DL）,EU：標(biāo)志寄存器FR,標(biāo)志寄存器（Flag Register）共有16位，其中7位未用。標(biāo)志寄存器內(nèi)容如圖：,15 12 11 10 9 8 7 6 5 4 3 2 1 0,,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, CF(Carry Flag)進(jìn)位標(biāo)志 -----反映在運(yùn)算結(jié)果的最高位有無進(jìn)位或借位。,EU：標(biāo)志寄存器,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, PF(Parity Flag)奇偶標(biāo)志 -----反映運(yùn)算結(jié)果中“

4、1”的個數(shù)的奇偶性，主要 用于判斷數(shù)據(jù)傳送過程中是否出錯。 若結(jié)果的低8位中有偶數(shù)個“1”，則PF=1， 否則PF=0。,EU：標(biāo)志寄存器,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, AF(Auxiliary Flag)輔助進(jìn)位標(biāo)志 -----加減運(yùn)算時，若D3向D4產(chǎn)生了進(jìn)位或借位則AF=1，否則AF=0。在BCD碼運(yùn)算時，該標(biāo)志用于十進(jìn)制調(diào)整。,EU：標(biāo)志寄存器,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, ZF(Zero Flag)零標(biāo)志 -----反映計(jì)算結(jié)果是否為0。若結(jié)果為零則ZF=1，否則ZF=0。,EU：標(biāo)志

5、寄存器,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, SF(Sign Flag)符號標(biāo)志 -----反映計(jì)算結(jié)果最高位即符號位的狀態(tài)。如果運(yùn)算結(jié)果的最高位為1則SF=1（對帶符號數(shù)即為負(fù)數(shù)），否則SF=0（對帶符號數(shù)即為正數(shù)）。,EU：標(biāo)志寄存器,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, OF(Overflow Flag)溢出標(biāo)志 -----反映運(yùn)算結(jié)果是否超出了帶符號數(shù)的表數(shù)范圍。,EU：標(biāo)志寄存器,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, DF(Direction Flag)方向標(biāo)志 ----

6、- 用于串處理指令中控制串處理的方向。 DF=1:對SI、DI自動減量，高低地址 DF=0:對SI、DI自動增量，低高地址 DF標(biāo)志可由STD置1，CLI清0,EU：標(biāo)志寄存器,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, IF(Interrupt Flag)中斷允許標(biāo)志 ---- 用于控制CPU是否允許相應(yīng)可屏蔽中斷請求。 ---- IF=1:允許響應(yīng)可屏蔽中斷 ---- IF=0:禁止響應(yīng)可屏蔽中斷 ---- IF標(biāo)志可由STD置1，CLI清0,EU：標(biāo)志寄存器,,15 12 11 10 9 8 7 6 5 4 3 2 1 0,, TF(trap fla

7、g)陷阱標(biāo)志 ----- 用于單步操作。 TF=1：單步運(yùn)行 TF=0：連續(xù)運(yùn)行,,EU：標(biāo)志寄存器,,2.1.1 8086CPU的結(jié)構(gòu),,8086的內(nèi)部結(jié)構(gòu)從功能分EU和BIU:,外部總線,BIU組成： 段地址寄存器：CS、DS、SS、ES 指令指針寄存器：IP 地址加法器 指令隊(duì)列緩沖器 輸入/輸出電路（總線控制邏輯）,段地址寄存器 CS:代碼段寄存器(存放代碼存儲區(qū)的起始地址) DS:數(shù)據(jù)段寄存器（存放數(shù)據(jù)存儲區(qū)的起始地址） SS:堆棧段寄存器（存放堆棧存儲區(qū)的起始地址） ES:附加段寄存器（存放附加數(shù)據(jù)段存儲區(qū)的起始地址）,段地址:,段基地址：每一節(jié)的起始地址00000H，00010H

8、，00020HFFFF0H。,段地址：段基地址的高16位地址，即0000H，0001H，0002HFFFFH。,BIU：,,物理地址 =段地址16（左移4位）+偏移地址,偏移地址（邏輯地址，有效地址）：對段地址的偏移量。 偏移地址從0000HFFFFH。,也可表為0102H：0003H PA=0102H10H+0003H =01023H,17. 以下寄存器中，用于尋址數(shù)據(jù)段和堆棧段的分別是 。（2003年三級） A. BP，SI，DI和BX，SP B. BX，BP，SI和SP C. BX，SI，DI和BP，SP D. BX，BP，SI，DI和SP,,答案：C,B

9、IU,IP：指令指針寄存器（16位） 又稱程序計(jì)數(shù)器； 存放將要執(zhí)行指令的地址。每取一條指令I(lǐng)P自動增量，指向下一條指令。 地址加法器 用于產(chǎn)生20 位物理地址。段地址CS左移4位IP（或內(nèi)部暫存器） 指令隊(duì)列緩沖器： 是一個與CPU速度相匹配的高速緩沖寄存器。 8086緩沖器有6字節(jié) 輸入/輸出控制電路（總線控制邏輯） 是CPU外部三總線（AB、DB、CB）的控制電路，它控制CPU與其他部件交換數(shù)據(jù)、地址、狀態(tài)及控制信息。,11.下列不屬于8086總線接口部件BIU的是 11 。(2004年三級） A.地址加法器 B.段寄存器CS、DS、ES、SS C.變址寄存器SI、DI D.指令

10、隊(duì)列緩沖器,答案：C,11.指令隊(duì)列緩沖器的構(gòu)成是 。（2003年三級） A. 寄存器，采用后進(jìn)先出方式（LIFO） B. 三態(tài)門，采用先進(jìn)先出方式（FIFO） C. 寄存器，采用先進(jìn)先出方式（FIFO） D. 三態(tài)門，采用后進(jìn)先出方式（LIFO）,12.8086中，下列不屬于執(zhí)行部件EU的是 。 A. AX,SP B. SI,BP C. BX,DI D. ES,IP,答案：C,答案：D,指令譯碼,CS:IP=F0300H IP指下條指令,ADD指令,指令隊(duì)列,,,8086指令的執(zhí)行,執(zhí)行指令A(yù)DD AL，100H,,AH,12H,CS,DS,SS,ES,IP,標(biāo)志寄

11、存器,總線 控制 邏輯,指令隊(duì)列,EU 控 制,,,,,,,,,,,,,,,,,,ALU,,,,AX,,,,,,,2AH,,,BFH,,34H,ADD,指令,,,00000H,20100H,00001H,,,FFFFFH,FFFFEH,20位地址,F0300H,寄存器組,2000H,,,總線接口部件和執(zhí)行部件的管理,當(dāng)8086指令隊(duì)列緩沖區(qū)中有2字節(jié)空閑時，總線接口部件就自動將指令從內(nèi)存中預(yù)取到指令隊(duì)列緩沖器中。 每當(dāng)EU部件要執(zhí)行一條指令時，它就從指令隊(duì)列頭部取出指令，后續(xù)指令自動向前推進(jìn)。EU要花幾個時鐘周期執(zhí)行指令，指令執(zhí)行中若需要訪問內(nèi)存或I/O設(shè)備，EU就向BIU申請總線周期， 若B

12、IU總線空閑，則立即響應(yīng)； 若BIU忙，則待取指令操作完成后再響應(yīng)EU的總線請求。 當(dāng)指令隊(duì)列已滿，EU又沒有申請總線時，則總線空閑。 遇到轉(zhuǎn)移、調(diào)用及返回指令時，原先預(yù)取到指令隊(duì)列中的指令已不再有用，BIU就自動清除指令隊(duì)列中已有內(nèi)容，從轉(zhuǎn)移、調(diào)用或返回的新地址開始，重新從內(nèi)存中預(yù)讀取指令并填充指令隊(duì)列。,2.1.2 8086引腳的功能,,8086總線周期,時鐘周期：CPU的基本時間計(jì)量單位（一個T狀態(tài)：T1、T2、T3、TW、T4、TI），它由計(jì)算機(jī)的主頻決定； 總線周期：由若干個時鐘周期組成，完成一個基本的操作 。典型總線周期（操作）： 存儲器讀總線周期 存儲器寫總線周期 I/O讀總線周

13、期 I/O寫總線周期 指令：由若干總線周期組成。,8086總線周期,8086一個基本總線周期由4個時鐘周期（T狀態(tài)）組成： T1狀態(tài)： 總線輸出地址（存儲器或I/O口）。 T2狀態(tài)： 總線上撤消地址 輸入時：使總線低16位呈現(xiàn)高阻狀態(tài)，為數(shù)據(jù)傳輸作準(zhǔn)備 輸出時: 直接輸出數(shù)據(jù)。 T3狀態(tài)：總線低16位傳輸寫出或輸入的數(shù)據(jù)。 T4狀態(tài)：總線周期結(jié)束，若為總線讀周期則在T4前沿將數(shù)據(jù)讀入CPU。,,TW等待狀態(tài)（WAIT）,當(dāng)內(nèi)存或外設(shè)來不及與總線進(jìn)行數(shù)據(jù)交換時，需要在T3和T4之間插入若干個Tw。通過查詢READY（準(zhǔn)備好引腳，輸入，高有效）信號以確定Tw狀態(tài)個數(shù)。判斷依據(jù)： 1. 在T3的前沿

14、檢測READY引腳是否有效 2. 如果READY無效，在T3和它T4之間插入一個等效于T3的Tw ，轉(zhuǎn)1 3. 如果READY有效，執(zhí)行完該T狀態(tài)，進(jìn)入T4狀態(tài),,TI空閑狀態(tài)（IDLE）,當(dāng)BIU不執(zhí)行任何讀寫總線操作時，系統(tǒng)總線上插入TI，形成空閑周期（狀態(tài)）。,16. 以下關(guān)于8086總線周期的敘述中，不正確的是__________。 A. 完成一次讀/寫操作所需的時間為一個讀/寫總線周期 B. 讀/寫總線周期從T1開始到T4結(jié)束 C. 空閑總線周期為若干個TI D. 讀/寫總線周期總是T1,T2,T3,T4,答案：D,17. 若在一個總線周期中，8086對READY進(jìn)行了5次采樣，那么

15、該總線周期共包含的時鐘周期個數(shù)為________。（2002年三級） A. 4B. 5C. 8 D. 9,答案：C,16.8086中設(shè)某個總線周期需插入4個Tw（等待狀態(tài)），則該總線周期內(nèi)對READY信號檢測的次數(shù)是 。（2003年三級） A. 6 B. 5 C. 4 D. 3,答案：B,,8086引腳的功能,2.1.2,,,,,引腳的學(xué)習(xí)應(yīng)注意 引腳的功能 信號的流向（輸入、輸出） 有效電平：高、低、上升沿、下降沿 三態(tài)能力：高電平、低電平、高組態(tài),,8086引腳的功能,2.1.2,,,,,引腳包括 1.數(shù)據(jù)和地址引腳 2.讀寫控制引腳 3.中斷請求和響應(yīng)引腳 4.總

16、線請求和響應(yīng)引腳 5.其它引腳,1. 數(shù)據(jù)和地址引腳,AD15AD0（Address/Data） 地址/數(shù)據(jù)分時復(fù)用引腳，雙向、三態(tài) 這些引腳在訪問存儲器或I/O時 T1狀態(tài)：輸出地址A15A0 T2、T3狀態(tài)： 讀周期：T2先浮空（高組態(tài)），T3讀入數(shù)據(jù)D15D0 寫周期：寫出數(shù)據(jù)D15D0 總線請求響應(yīng)執(zhí)行時前，三態(tài)總線浮空,1. 數(shù)據(jù)和地址引腳（續(xù)2）,A19/S6A16/S3（Address/Status）:地址/狀態(tài)分時復(fù)用引腳，輸出、三態(tài) 這些引腳在訪問存儲器時 T1狀態(tài)輸出高4位地址A19A16 在訪問外設(shè)時 T1狀態(tài)全部輸出無效電平（低電平) 其他時間輸出狀態(tài)信號S6S3 S6

17、=0 表明8086CPU占用總線 S5表明中斷允許標(biāo)志IF的設(shè)置情況。 IF=0時，S5=0；IF=1時，S5=1。 S4 、 S3代碼組合的意義,,2.讀寫控制引腳,ALE（Address Latch Enable） 地址鎖存允許，輸出、三態(tài)、高電平有效，為鎖存器提供鎖存信號（鎖存地址） T1狀態(tài)時，ALE輸出高電平，打開鎖存器，允許總線數(shù)據(jù)進(jìn)入鎖存器（鎖存器數(shù)據(jù)隨總線數(shù)據(jù)AD19AD0變化而變化） 下降沿：關(guān)閉鎖存器，將最后次的總線數(shù)據(jù)鎖存，作為地址A19A0。,2.讀寫控制引腳（續(xù)2）,M / IO *（ Memory / Input and Output），存儲器或I/O訪問，輸出、三

18、態(tài) 0：CPU訪問（讀、寫）I/O口，這時地址總線A15A0提供16位I/O口地址（0000HFFFFH） 1：CPU訪問（讀、寫）存儲器，這時地址總線A19A0提供20位存儲器地址 （00000HFFFFFH） M/IO *要與WR*、RD*信號配合使用。 WR*：寫控制，輸出、三態(tài)、0有效：表示CPU正向存儲器或I/O口寫數(shù)據(jù) RD*：讀控制，輸出、三態(tài)、 0有效：表示CPU正從存儲器或I/O端口讀數(shù)據(jù),IO/M*、WR*和RD*是最基本的控制信號組合后，控制4種基本的總線周期,2.讀寫控制引腳（續(xù)3）,READY:存儲器或I/O口就緒，輸入、高電平有效 總線操作時，8086在T3狀態(tài)的前

19、沿（下降沿）測試該引腳 若測到有效（1），CPU直接進(jìn)入T4狀態(tài) 若測到無效（0），CPU將插入等待周期Tw，CPU在等待周期中仍然要監(jiān)測READY信號，有效則進(jìn)入T4狀態(tài)，否則繼續(xù)插入等待周期Tw。 DEN*（Data Enable）：數(shù)據(jù)允許，輸出、三態(tài)、低電平有效；0:當(dāng)前數(shù)據(jù)總線上正傳送數(shù)據(jù)，可用來控制對數(shù)據(jù)總線的驅(qū)動 DT/R*（Data Transmit/Receive）：數(shù)據(jù)發(fā)送/接收，輸出、三態(tài) 該信號表明當(dāng)前總線上數(shù)據(jù)的流向 1： CPU發(fā)送數(shù)據(jù) 0：CPU接收數(shù)據(jù) 區(qū)別于RD*、WR*,2.讀寫控制引腳（續(xù)4）,BHE*/S7(Bus High Enable/Status)

20、高8位數(shù)據(jù)線允許/狀態(tài)復(fù)用引腳，輸出、三態(tài)。,,2-7 a,從偶地址讀寫一個字節(jié)（BHE A0=10) AD15AD8上的數(shù)據(jù)被忽略，字節(jié)內(nèi)容通過AD7AD0傳送。,,,,,,,,,,,,,,被讀的字節(jié),忽略的字節(jié),Y,Y,X,存儲器,8086CPU,10000H,10001H,a) 從偶地址讀寫一個字節(jié),,,2-7 b,從偶地址讀寫一個字（BHE A0=00)。 在AD15AD8 、AD7AD0上傳送的數(shù)據(jù)有效。,,,,,,,,,,,,,被讀的字節(jié),被讀的字節(jié),X,Y,X,存儲器,8086CPU,10008H,10009H,,Y,b) 從偶地址讀寫一個字,,從奇地址讀寫一個字節(jié)（BHE A0

21、=01)。 在AD15AD8上傳送的數(shù)據(jù)有效，AD7AD0上數(shù)據(jù)被忽略。 以上三種讀寫操作都是在一個總線周期中完成的。,,2-7 c,,,,,,,,,,,,,被讀的字節(jié),忽略的字節(jié),X,Y,X,存儲器,8086CPU,10050H,10051H,c) 從奇地址讀寫一個字節(jié),,,2-7 d,,,,,,,,,,,被讀的第一字節(jié),忽略的字節(jié),Y,Y,X,存儲器,8086CPU,10080H,10082H,,忽略的字節(jié),,被讀的第二字節(jié),,X,,,,Z,W,10081H,10083H,d) 從奇地址讀寫一個字,,14.對8086來說，要從偶地址單元讀/寫一個字節(jié)， 和A0的信號、所用的數(shù)據(jù)線分別是

22、A.01,AD15AD8 B.10,AD15AD8 C.01,AD7AD0 D.10,AD7AD0,答案：D,3.中斷請求和響應(yīng)引腳,INTR（Interrupt Request）:可屏蔽中斷請求，輸入、高有效 1：請求設(shè)備向CPU申請可屏蔽中斷 該請求的優(yōu)先級別較低，并可通過關(guān)中斷指令CLI清除標(biāo)志寄存器中的IF標(biāo)志、從而對中斷請求進(jìn)行屏蔽 INTA*（Interrupt Acknowledge）:可屏蔽中斷響應(yīng)，輸出、低有效 0:來自INTR引腳的中斷請求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期 中斷響應(yīng)周期是連續(xù)的兩個，每個都發(fā)出有效響應(yīng)信號，以便通知外設(shè)他們的中斷請求已被響應(yīng)、并令有關(guān)設(shè)

23、備將中斷向量號送到數(shù)據(jù)總線,3.中斷請求和響應(yīng)引腳(續(xù)1),NMI（Non-Maskable Interrupt） :不可屏蔽中斷請求，輸入、上升沿有效 當(dāng)系統(tǒng)發(fā)生緊急情況時，可通過他向CPU申請不可屏蔽中斷服務(wù) 1:外界向CPU申請不可屏蔽中斷 該請求的優(yōu)先級別高于INTR，并且不能在CPU內(nèi)被屏蔽,4. 總線請求和響應(yīng)引腳(續(xù)2),HOLD：總線保持（即總線請求），輸入、高有效 1：總線請求設(shè)備向CPU申請總線 0：總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知CPU收回對總線的控制權(quán) HLDA（HOLD Acknowledge）：總線保持響應(yīng)（即總線響應(yīng)），輸出、高有效 1:CPU已響應(yīng)總線請求

24、并已將總線釋放 此時CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線 待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán),5.其它引腳,RESET：復(fù)位請求，輸入、高有效 該信號有效(應(yīng)維持50微秒以上），將使CPU回到其初始狀態(tài)；當(dāng)他再度返回?zé)o效時，CPU將重新開始工作 8086復(fù)位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H CLK（Clock）：時鐘、輸入 系統(tǒng)通過該引腳給CPU提供內(nèi)部定時信號。8086的標(biāo)準(zhǔn)工作時鐘為5MHz IBM PC/XT機(jī)的8086采用了4.77MH

25、z的時鐘，其周期約為210ns,5.其它引腳（續(xù)1）,Vcc 電源輸入，向CPU提供5V電源 GND 接地，向CPU提供參考地電平 MN/MX*（Minimum/Maximum）：組態(tài)選擇，輸入 1：最小模式 0：最大模式,5.其它引腳（續(xù)2）,TEST*：測試，輸入、低有效 該引腳與WAIT指令配合使用 當(dāng)CPU執(zhí)行WAIT指令時，他將在每個時鐘周期對該引腳進(jìn)行測試：如果無效，則程序踏步并繼續(xù)測試；如果有效，則程序恢復(fù)運(yùn)行 也就是說，WAIT指令使CPU產(chǎn)生等待，直到引腳有效為止 在使用協(xié)處理器8087時，通過引腳和WAIT指令，可使8086與8087的操作保持同步,2.2 8086系統(tǒng)的存

26、儲器組織及I/O組織,2.2.1 8086系統(tǒng)的存儲器組織,,,圖2-5 存儲體地址空間分配 圖2-6 存儲體與總線的連接,存儲體地址空間分配 存儲體與總線的連接,,2-7 a,從偶地址讀寫一個字節(jié)（BHE* A0=10) AD7AD0:傳送字節(jié)內(nèi)容; AD15AD8:被忽略。,,,2-7 b,從偶地址讀寫一個字（BHE* A0=00)。 在AD15AD8 、AD7AD0上傳送的數(shù)據(jù)有效。,從奇地址讀寫一個字節(jié) （BHE* A0=01)。 AD15AD8：傳送數(shù)據(jù)； AD7AD0： 數(shù)據(jù)忽略。,,2-7 c,c) 從奇地址讀一個字節(jié),,,2-7 d,d) 從奇地址讀一個字,,,8

27、086系統(tǒng)存儲器的地址,CS=2000H IP=1000H 物理地址=21000H CS=2100H IP=0000H 物理地址=21000H,物理地址的計(jì)算公式： 物理地址 = 段地址 16 + 偏移地址 段地址的引入，為程序在內(nèi)存中浮動創(chuàng)造了條件，一般用戶程序只涉及偏移地址。 同一物理地址可以由不同的段地址和偏移地址表示。,,8086系統(tǒng)內(nèi)存地址的一些專用區(qū)域,, 8086系統(tǒng)有專用的輸入（IN）、輸出（OUT）指令，用于外設(shè)端口（即外設(shè)接口中的內(nèi)部寄存器）的尋址。 I/O端口與內(nèi)存分別獨(dú)立編址（M/IO*=0）。 I/O端口使用16位地址A15A0， I/O端口地址范圍為00

28、00HFFFFH。PC/XT微機(jī)中使用10位。見p32,,2.2. 2 8086系統(tǒng)的I/O組織,2.3 8086系統(tǒng)的工作模式,2.3.1 最小模式和最大模式的概念,為了適應(yīng)各種場合的要求，8086/8088CPU在設(shè)計(jì)中提供了兩種工作模式，即最小模式和最大模式。實(shí)際機(jī)器中究竟工作在哪一種模式， 根據(jù)需要由硬件連接決定。,,,,最小模式,如果系統(tǒng)中包括兩個以上處理器，其一個為8086/8088作為主 處理器，其它處理器作為協(xié)處理器，這樣的系統(tǒng)成為最大模式系統(tǒng)。,,：,如果系統(tǒng)中只有一個微處理器8086（或8088），所有由它產(chǎn)生，則系統(tǒng)中總線控制邏輯信號可先減少到最小，因此稱這種系統(tǒng)為最小模

29、式系統(tǒng)。,,最小模式系統(tǒng),當(dāng)系統(tǒng)只有一個微處理器8086時，將MN/MX引腳接向+5V,構(gòu)成最小模式系統(tǒng)，其原理如圖2-8,1.最小模式系統(tǒng)典型配置 2.8284時鐘發(fā)生器與8086的連接 如圖2-9 3.地址鎖存器8282與8086的連接 如圖2-10 4.總線驅(qū)動器8286與8086的連接 如圖2-11,2.3.2,,,,2.3.2最小模式系統(tǒng),,,,,8284時鐘發(fā)生器與8086的連接圖,8282鎖存器與8086的連接,1、ALE為高電平時，輸出等于輸入 2、用ALE的下降沿鎖存信號,,8286總線驅(qū)動器與8086的連接,最大模式系統(tǒng),將MN/MX引腳接地就構(gòu)成了8086CPU的最大工作

30、模式。,最大模式下的有關(guān)引腳信號 8288總線控制器 最大模式的系統(tǒng)配置,2.3.3,,,,,8288總線控制器引腳圖及結(jié)構(gòu)示意圖,,最大模式下系統(tǒng)的典型配置,,,最大模式下的有關(guān)引腳信號,QS0,QS1(Instruction Queue Status)指令隊(duì)列狀態(tài)信號，輸出。,表2-5 QS1、QS0代碼組合含義,,S2（IO*/M）、S1（DT/R*）、S0（DEN*）,總線狀態(tài)信號，輸出。,3. LOCK(WR*)總線封鎖信號，輸出，低電平有效。 4.RQ/GT1（HOLD）,RQ/GT0（HLDA）總線請求/允許信號雙向。,2.,,,,,,,,,表2-6 S2、S1、S0 的代碼組

31、合操作,,,,,,,,,,,,,,,8288 總線控制器,在最大模式系統(tǒng)中要用到總線控制器8288，它根據(jù)CPU提供的S2，S1, S0信號產(chǎn)生各種總線控制信號。,8288邏輯框圖 2-12,S2、S1、S0 來自8286CPU的狀態(tài)信號。8288對這些狀態(tài)進(jìn)行譯碼產(chǎn)生相應(yīng)的總線命令信號和輸出控制信號。 CLK時鐘輸入端，通常接8284的CLK端。 AEN地址允許信號，輸入。,,,,,,,5. IOB總線方式控制信號，輸入。8288有兩種工作方式： (1) 當(dāng)IOB為低時，8288工作于系統(tǒng)總線方式（多處理器系統(tǒng)） (2) IOB為高時，8288工作于局部總線方式（單處理器系統(tǒng)）,,,CEN命

32、令允許信號,4.,，輸入。,6. AIOWC 超前I/O寫命令，輸出。在總線周游該信號提前一個時鐘周期發(fā)出I/O寫命令，以便于I/O設(shè)備早作準(zhǔn)備。 7. AMWC 超前存儲器寫命令，輸出。其功能與AIOWC信號相似。 8. IOWC I/O 寫命令，輸出。只是數(shù)據(jù)總線上數(shù)據(jù)有效，可將數(shù)據(jù)寫入被選中的I/O端口。,,,,10. MRDC、MWTC 存儲器讀和存儲器寫命令，輸出。 11. MCE/PDEN 輸出，總線總模塊允許/外部數(shù)據(jù)允許雙功能信號。 12. INTA,DT/R,ALE 及 DEN 與8086最小模式的相應(yīng)引腳信號功能相同，只有DEN信號的相位與最小模式相應(yīng)引腳的相位相反。,

33、， 輸出。通知外設(shè)端口將數(shù)據(jù)發(fā)送到數(shù)據(jù)總線上。,IORC I/O 讀命令,9.,,,,,,,,,,,8086的操作時序,2.4.1 復(fù)位操作及時序,2.4,圖 2-14 8086 的復(fù)位時序,,,,,,,,,,,,,不作用狀態(tài)（半個時鐘周期）,高阻態(tài),三態(tài)門 輸出信號,內(nèi)部RESET,RESET輸入,CLK,,,最小模式下的總線讀周期,2.4.2,1. T1 狀態(tài): 在T1狀態(tài)，地址鎖存允許信號ALE有效，輸出一個正脈沖。在其下降時，將地址鎖入8282地址鎖存器。 2. T2狀態(tài)： 在T2狀態(tài)，地址信號消失，地址/數(shù)據(jù)復(fù)用總線進(jìn)入高阻狀態(tài)，為總線讀操作作準(zhǔn)備。 3. T3狀態(tài)： 在T3狀態(tài)內(nèi)存

34、或I/O端口將數(shù)據(jù)送上數(shù)據(jù)總線。 4. T4狀態(tài)： 在T4前沿CPU將數(shù)據(jù)讀入，總線周期完成。,,8086 最小模式下的讀周期時序,,最小模式下的總線寫周期,2.4.3,1. T1 狀態(tài): T1 狀態(tài)的操作與總線讀相同，即M/IO應(yīng)在T1前沿之前有效。 2. T2狀態(tài)： A19/S6A16/S3引腳輸出狀態(tài)信息S6S3，AD15AD0復(fù)用總線上輸出要寫出的數(shù)據(jù)，并一直保持到T4中部。 3. T3狀態(tài)及Tw： 在T3狀態(tài)中，T2狀態(tài)有效的信號繼保持有效，繼續(xù)向外部寫數(shù)據(jù)。 4. T4狀態(tài)： 總線寫狀態(tài)結(jié)束，所有控制信號變?yōu)闊o效狀態(tài)，所有三態(tài)總線變?yōu)楦咦钁B(tài)。,,,,圖2-16 8086 最

35、小模式下的寫周期時序,最大模式下的總線讀周期,2.4.4,1. T1 狀態(tài): CPU經(jīng)過A19/S6A16/S3、AD15AD0送出20位地址信號及BHE*信號。 2. T2狀態(tài)： CPU送出狀態(tài)信號S7S3,并將地址數(shù)據(jù)/復(fù)用總線置為高阻狀態(tài)，已準(zhǔn)備數(shù)據(jù)讀入。 3. T3狀態(tài)： T3狀態(tài)中，S2S0全部上升為高電平，進(jìn)入無源狀態(tài)，并一直繼續(xù)到T4。 4. T4狀態(tài)： 一個總線周期結(jié)束。數(shù)據(jù)從總線上撤銷，數(shù)據(jù)/地址總線進(jìn)入高阻狀態(tài)。,,,圖2-17 最大模式下的讀操作時序,最大模式下的總線寫周期,2.4.5,1. T1 狀態(tài)： A19/S6A16/S3及AD15AD0輸出地址信號。

36、2. T2狀態(tài)： 總線控制器輸出DEN高電平使總線驅(qū)動器使能。提前的存儲器寫信號AMWC或I/O寫信號AIOWC降為低電平。 3. T3狀態(tài)： 總線控制器是普通的寫控制信號MWTC或IOWC生效。 4. T4狀態(tài)： 總線寫周期結(jié)束。A19/S6A19/S3、AD15AD0復(fù)用總線變?yōu)楦咦锠顟B(tài)。,,,,,,,,圖2-18 最大模式下的寫操作時序,57、在8086讀總線周期中，進(jìn)入T3后發(fā)現(xiàn)READY=0，需要插入等待狀態(tài)，則在插入等待狀 態(tài)時其引腳的高地址A19A16（ ） A.表示讀數(shù)據(jù)對應(yīng)的高4位地址 B.表示CPU當(dāng)前工作狀態(tài) C.處于高阻態(tài) D.處于不定狀態(tài),答案：B,最小

37、模式下的總線請求/響應(yīng)周期,2.4.6,最大模式下的總線請求/響應(yīng)周期,2.4.7,,,,小結(jié),2.1.1 8086的編程結(jié)構(gòu),2.1.2 8086的引腳及其功能,2.1 8086微處理器簡介,2.3.1 最小模式和最大模式的概念,2.2.2 8086系統(tǒng)的I/O組織,執(zhí)行部件（EU） 總線接口部件（BIU）, 8086總線周期 8086的引腳及功能,2.2 8086系統(tǒng)的存儲器組織及I/O組織,2.2.1 8086系統(tǒng)的存儲器組織,2.3 8086系統(tǒng)的工作模式,2.3.2 最小模式系統(tǒng),2.3.3 最大模式系統(tǒng),2.4 8086的操作時序,2.4.1 復(fù)位操作及時序,2.4.1 最小模式下的總線讀周期,2.4.2 最小模式下的總線寫周期,2.4.3 最大模式下的總線讀周期,2.4.3 最大模式下的總線寫周期,,2.4.4 最小模式下的總線 請求/響應(yīng)周期,2.4.5 最大模式下的總線 請求/響應(yīng)周期,