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1、單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,*,*,單擊此處編輯母版文本樣式,第二級,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,單擊此處編輯母版標題樣式,*,單擊此處編輯母版標題樣式,*,*,單擊此處編輯母版文本樣式,第二級,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,*,*,新型硅控整流器（,SCR,）的數(shù)字和,高壓的,ESD,電源鉗位,匯報人,:,馬藝珂,劉明雪,王 鑫,背景知識,隨著集成電路特征尺寸不斷減小，靜電放電,（,Electrostatic Discharge,，,ESD,）的影響已經(jīng)成為制約集成電路產(chǎn)品可
2、靠性的重要原因。據(jù)統(tǒng)計，集成電路產(chǎn)品電學失效機制中，大約有,40%,與,ESD,沖擊有關。為了提高集成電路抗,ESD,沖擊能力，就必須對內部電路進行,ESD,保護電路,設計。,有效的,ESD,鉗位保護電路可以大大提升整個芯片的抗,ESD,的能力，必須具備以下特點：,觸發(fā)電壓適當。一方面要較小，便于及時觸發(fā)；另一方面要大于,VDD,與,VSS,的電壓差，避免,VDD,和,VSS,導通。,導通電阻小，能容納,ESD,泄放時的大電流。,泄漏電流小。電路正常工作時，鉗位電路應處于關閉狀態(tài)，泄漏電流必須足夠小，否則會影響內部電路性能和增大電路的靜態(tài)功耗。,能夠防止閂鎖效應。由于鉗位電路處于電源,/,地之
3、間，屏蔽閂鎖尤為重要，否則會使整個電路失效。,閂鎖效應,閂鎖效應是,CMOS,工藝所特有的寄生效應，嚴重會導致電路的失效，甚至燒毀芯片。閂鎖效應是由,NMOS,的有源區(qū)、,P,襯底、,N,阱、,PMOS,的有源區(qū)構成的,n-p-n-p,結構產(chǎn)生的，當其中一個三極管正偏時，就會構成正反饋形成閂鎖。,靜電是一種看不見的破壞力，會對電子元器件產(chǎn)生影響。,ESD,和相關 的電壓瞬變都會引起閂鎖效應（,latch-up,）是半導體器件失效的主要原因之一。,ESD,防護窗口,ESD,防護窗口與特征尺寸關系,常用的,ESD,鉗位保護電路及特點分析,柵耦合,MOS,管,(GCMOS),、級聯(lián)二極管串（,CDS
4、,）、可控硅管,(SCR),等。,GCMOS,是最常用的鉗位保護電路，但其單位面積抗,ESD,的能力差，獲得高,ESD,保護能力時需版圖面積過大。,CDS,管結構簡單，鉗位能力強，但,CMOS,工藝下會出現(xiàn),Darlington,效應，影響泄放能力。,SCR,管單位面積抗,ESD,能力強，泄漏電流小，但其特有的,Snapback,特性容易造成閂鎖效應。,新型,ESD,鉗位保護電路,由于閂鎖的問題，尤其是在高電壓應用，可控硅的（,SCR,）,ESD,保護主要問題是加在電源芯片上其固有的低的保持電壓。,在這里，我們提出一個內嵌在,NMOS,中的,SCR,（,MISCR,），表現(xiàn)出幾乎沒有回滯效應和
5、良好的防靜電魯棒性，這是合格的片上功率鉗位,ESD,保護。通過改變層疊數(shù)，堆疊的器件獲得了一系列的觸發(fā)和保持電壓，也可用于高電壓的,ESD,電源鉗位應用。,新型,ESD,鉗位保護電路,圖,2,LVTSCR剖面圖,圖,3,MISCR剖面圖,新型,ESD,鉗位保護電路,圖,3,LVTSCR和MISCR等效電路圖,TLP,測試結果,圖,4,LVTSCR和MISCR的,TLP,測試圖,TLP,測試結果,圖,5,不同,N,阱長度下的,TLP,測試圖,模擬電流密度分布,圖,6 MISCR,和,LVTSCR,的電流密度,分布,堆疊電路,圖,7 MISCR,結構的堆疊電路圖,SOI,工藝下,MISCR器件結構
6、,圖,8,SOI BCD工藝下的,MISCR器件結構,圖,9,（,a,）不同的N阱長度和堆疊個數(shù)下MISCR的TLP測試結果。,圖,9,（,b,）不同的N阱長度和堆疊個數(shù)下MISCR的TLP測試結果。,結 論,在,CMOS,工藝,和SOI BCD工藝,下，,MISCR,結構,實現(xiàn)了,幾乎沒有回滯現(xiàn)象和良好的,ESD,魯棒性。陽極電極直接連接到中央的,N+,注入，這個,N+,注入是跨在,N,阱和,P,阱的,PN,結上的，因此具有低的觸發(fā)電壓。,通過改變,N,阱的長度，可以調整,保持電壓,，并保持其回滯電壓在小范圍內變化來實現(xiàn)無閂鎖效應的,ESD,應用。,在,SOI BCD,工藝下，可以,通過,調整堆疊方式，如,選擇合適的堆積單元數(shù)量和/或堆積單元的尺寸,，以滿足不同的高壓電源的要求。,
新型硅控整流器
