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1、單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),第三級(jí),第四級(jí),第五級(jí),*,*,單擊此處編輯母版文本樣式,第二級(jí),單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),單擊此處編輯母版標(biāo)題樣式,*,單擊此處編輯母版標(biāo)題樣式,*,*,單擊此處編輯母版文本樣式,第二級(jí),單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),*,*,新型硅控整流器(,SCR,)的數(shù)字和,高壓的,ESD,電源鉗位,匯報(bào)人,:,馬藝珂,劉明雪,王 鑫,背景知識(shí),隨著集成電路特征尺寸不斷減小,靜電放電,(,Electrostatic Discharge,,,ESD,)的影響已經(jīng)成為制約集成電路產(chǎn)品可
2、靠性的重要原因。據(jù)統(tǒng)計(jì),集成電路產(chǎn)品電學(xué)失效機(jī)制中,大約有,40%,與,ESD,沖擊有關(guān)。為了提高集成電路抗,ESD,沖擊能力,就必須對(duì)內(nèi)部電路進(jìn)行,ESD,保護(hù)電路,設(shè)計(jì)。,有效的,ESD,鉗位保護(hù)電路可以大大提升整個(gè)芯片的抗,ESD,的能力,必須具備以下特點(diǎn):,觸發(fā)電壓適當(dāng)。一方面要較小,便于及時(shí)觸發(fā);另一方面要大于,VDD,與,VSS,的電壓差,避免,VDD,和,VSS,導(dǎo)通。,導(dǎo)通電阻小,能容納,ESD,泄放時(shí)的大電流。,泄漏電流小。電路正常工作時(shí),鉗位電路應(yīng)處于關(guān)閉狀態(tài),泄漏電流必須足夠小,否則會(huì)影響內(nèi)部電路性能和增大電路的靜態(tài)功耗。,能夠防止閂鎖效應(yīng)。由于鉗位電路處于電源,/,地之
3、間,屏蔽閂鎖尤為重要,否則會(huì)使整個(gè)電路失效。,閂鎖效應(yīng),閂鎖效應(yīng)是,CMOS,工藝所特有的寄生效應(yīng),嚴(yán)重會(huì)導(dǎo)致電路的失效,甚至燒毀芯片。閂鎖效應(yīng)是由,NMOS,的有源區(qū)、,P,襯底、,N,阱、,PMOS,的有源區(qū)構(gòu)成的,n-p-n-p,結(jié)構(gòu)產(chǎn)生的,當(dāng)其中一個(gè)三極管正偏時(shí),就會(huì)構(gòu)成正反饋形成閂鎖。,靜電是一種看不見的破壞力,會(huì)對(duì)電子元器件產(chǎn)生影響。,ESD,和相關(guān) 的電壓瞬變都會(huì)引起閂鎖效應(yīng)(,latch-up,)是半導(dǎo)體器件失效的主要原因之一。,ESD,防護(hù)窗口,ESD,防護(hù)窗口與特征尺寸關(guān)系,常用的,ESD,鉗位保護(hù)電路及特點(diǎn)分析,柵耦合,MOS,管,(GCMOS),、級(jí)聯(lián)二極管串(,CDS
4、,)、可控硅管,(SCR),等。,GCMOS,是最常用的鉗位保護(hù)電路,但其單位面積抗,ESD,的能力差,獲得高,ESD,保護(hù)能力時(shí)需版圖面積過大。,CDS,管結(jié)構(gòu)簡(jiǎn)單,鉗位能力強(qiáng),但,CMOS,工藝下會(huì)出現(xiàn),Darlington,效應(yīng),影響泄放能力。,SCR,管單位面積抗,ESD,能力強(qiáng),泄漏電流小,但其特有的,Snapback,特性容易造成閂鎖效應(yīng)。,新型,ESD,鉗位保護(hù)電路,由于閂鎖的問題,尤其是在高電壓應(yīng)用,可控硅的(,SCR,),ESD,保護(hù)主要問題是加在電源芯片上其固有的低的保持電壓。,在這里,我們提出一個(gè)內(nèi)嵌在,NMOS,中的,SCR,(,MISCR,),表現(xiàn)出幾乎沒有回滯效應(yīng)和
5、良好的防靜電魯棒性,這是合格的片上功率鉗位,ESD,保護(hù)。通過改變層疊數(shù),堆疊的器件獲得了一系列的觸發(fā)和保持電壓,也可用于高電壓的,ESD,電源鉗位應(yīng)用。,新型,ESD,鉗位保護(hù)電路,圖,2,LVTSCR剖面圖,圖,3,MISCR剖面圖,新型,ESD,鉗位保護(hù)電路,圖,3,LVTSCR和MISCR等效電路圖,TLP,測(cè)試結(jié)果,圖,4,LVTSCR和MISCR的,TLP,測(cè)試圖,TLP,測(cè)試結(jié)果,圖,5,不同,N,阱長(zhǎng)度下的,TLP,測(cè)試圖,模擬電流密度分布,圖,6 MISCR,和,LVTSCR,的電流密度,分布,堆疊電路,圖,7 MISCR,結(jié)構(gòu)的堆疊電路圖,SOI,工藝下,MISCR器件結(jié)構(gòu)
6、,圖,8,SOI BCD工藝下的,MISCR器件結(jié)構(gòu),圖,9,(,a,)不同的N阱長(zhǎng)度和堆疊個(gè)數(shù)下MISCR的TLP測(cè)試結(jié)果。,圖,9,(,b,)不同的N阱長(zhǎng)度和堆疊個(gè)數(shù)下MISCR的TLP測(cè)試結(jié)果。,結(jié) 論,在,CMOS,工藝,和SOI BCD工藝,下,,MISCR,結(jié)構(gòu),實(shí)現(xiàn)了,幾乎沒有回滯現(xiàn)象和良好的,ESD,魯棒性。陽極電極直接連接到中央的,N+,注入,這個(gè),N+,注入是跨在,N,阱和,P,阱的,PN,結(jié)上的,因此具有低的觸發(fā)電壓。,通過改變,N,阱的長(zhǎng)度,可以調(diào)整,保持電壓,,并保持其回滯電壓在小范圍內(nèi)變化來實(shí)現(xiàn)無閂鎖效應(yīng)的,ESD,應(yīng)用。,在,SOI BCD,工藝下,可以,通過,調(diào)整堆疊方式,如,選擇合適的堆積單元數(shù)量和/或堆積單元的尺寸,,以滿足不同的高壓電源的要求。,