環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器設(shè)計(jì)

《環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器設(shè)計(jì)》由會(huì)員分享，可在線閱讀，更多相關(guān)《環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器設(shè)計(jì)（20頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、 本科畢業(yè)論文（設(shè)計(jì)、創(chuàng) 作） 題目： 環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器設(shè)計(jì) 學(xué)生姓名： 學(xué)號(hào)： 院（系）： 電子信息工程學(xué)院 專業(yè)： 通信工程 入學(xué)時(shí)間： 年 月 導(dǎo)師姓名： 職稱/學(xué)位： 導(dǎo)師所在單位： 完成時(shí)間： 2014 年 5 月 環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器設(shè)計(jì) 摘要 現(xiàn)代世界的快速發(fā)展，夜生活已成為大多數(shù)城市不可缺少的生活，在夜生活中，五彩 斑斕，形狀不斷變化的 LED 燈走入了大家的生活。而各種形狀的 LED 燈，隨著技術(shù)的不斷 發(fā)展，EDA 設(shè)計(jì)得到不斷地發(fā)展和應(yīng)用，LED 燈所表

2、示的圖案多種多樣，LED 燈中最簡(jiǎn)單的 就數(shù)流水燈，而流水燈可以由環(huán)形計(jì)數(shù)器或扭環(huán)形計(jì)數(shù)器控制。本文以環(huán)形計(jì)數(shù)器和扭環(huán) 形計(jì)數(shù)器為設(shè)計(jì)對(duì)象，根據(jù)其相關(guān)規(guī)律，設(shè)計(jì)其運(yùn)行電路，以及用 verilog 硬件描述語(yǔ)言 實(shí)現(xiàn)。內(nèi)容主要涉及計(jì)數(shù)器的循環(huán)與自啟動(dòng)以及最后整個(gè)計(jì)數(shù)器的檢測(cè)方案和仿真。本設(shè) 計(jì)可以實(shí)現(xiàn)計(jì)數(shù)器的一些簡(jiǎn)單的控制，并用 modelsim 進(jìn)行仿真。 關(guān)鍵詞：環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器設(shè)計(jì)；Verilog；modelsim。 Twisted ring counter ring counter and design Abstract The rapid development of the

3、modern world, night life has become indispensable in the life most of the city, in the nightlife, colorful, shape changing LED lights went into peoples lives. And various shapes of LED lights, with the continuous development of technology, EDA design get continuously development and application of L

4、ED lamp represents pattern is varied, the most simple several water light LED lights, lights and running water can be controlled by the ring counter or twisting the ring counter. This article is based on the circular counter and twisting the ring counter as the design object. According to the counte

5、r relevant laws , the counter is to design the operation circuit .this design adopts hierarchical method and verilog hardware description language to realize. This article is mainly related to counter circulation and since the start and final of the test scheme and simulationThis design can realize

6、some simple control counter, and modelsim simulation Keywords: ring counter and twisting the ring counter design ; Verilog; modelsim. 目 錄 1.引言 ..............................................................1 2.設(shè)計(jì)任務(wù)和要求 ....................................................1 2.1 設(shè)計(jì)任務(wù) ....................

7、....................................2 2.2 設(shè)計(jì)要求 ........................................................3 3設(shè)計(jì)原理 .........................................................3 3.1 環(huán)形計(jì)數(shù)器定義 ..................................................3 3.2 環(huán)形計(jì)數(shù)器工作原理 ..............................................3 3.3

8、扭環(huán)形計(jì)數(shù)器定義 ................................................3 3.4 扭環(huán)形計(jì)數(shù)器工作原理 ............................................3 4.環(huán)形計(jì)數(shù)器的設(shè)計(jì) ..................................................3 5.扭環(huán)形計(jì)數(shù)器設(shè)計(jì) ..................................................6 6.環(huán)形計(jì)數(shù)器的自啟動(dòng)設(shè)計(jì) ........................................

9、....9 7.扭環(huán)形計(jì)數(shù)器的自啟動(dòng)設(shè)計(jì)： .......................................11 8.結(jié)束語(yǔ) ...........................................................13 主要參考文獻(xiàn) .......................................................15 致謝 ...............................................................16 1 引言 隨著社會(huì)的不停發(fā)展，越來(lái)越多的 LED 燈用于城市的裝飾，

10、讓城市在夜晚 也可以變得炫彩奪目，熠熠生輝。而 LED 燈的簡(jiǎn)單控制，使其產(chǎn)生各種絢麗的 拼圖，分而視之可以用一些簡(jiǎn)單的設(shè)計(jì)控制細(xì)小的模塊而成。其中最簡(jiǎn)單的可 以用環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器的原理和電路來(lái)控制，產(chǎn)生一種流水燈的效果。 在此基礎(chǔ)上，本文對(duì)環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器的的實(shí)現(xiàn)做了簡(jiǎn)單的設(shè)計(jì)，對(duì) 兩種計(jì)數(shù)器的原理，自啟動(dòng)，電路圖進(jìn)行簡(jiǎn)單的分析和設(shè)計(jì)，并用 Verilog 硬 件描述語(yǔ)言進(jìn)行編寫(xiě)以及 Altera 公司的 modelsim 仿真工具進(jìn)行仿真。 硬件描述語(yǔ)言的發(fā)展 硬件描述語(yǔ)言 HDL 是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語(yǔ)言。利用 這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層

11、到下層（從抽象到具體）逐層描述 自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后， 利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際 電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。接下去，再用專用 集成電路 ASIC 或現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要 實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。 目前，這種高層次（high-level-design）的方法已被廣泛采用。據(jù)統(tǒng)計(jì)， 目前在美國(guó)硅谷約有 90%以上的 ASIC 和 FPGA 采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。 硬件描述語(yǔ)言 HDL 的發(fā)展至今已有 20 多年的歷史，并成功地應(yīng)

12、用于設(shè)計(jì)的 各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。到 20 世紀(jì) 80 年代，已出現(xiàn)了上百種 硬件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ) 言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶無(wú)所適從。因 此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。 20 世紀(jì) 80 年代后期，VHDL 和 VerilogHDL 語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成 為 IEEE 標(biāo)準(zhǔn)。 目前，硬件描述語(yǔ)言可謂是百花齊放，有 VHDL,Verilog 等等。VHDL 雖然 是 1995 年以前唯一制定為標(biāo)準(zhǔn)的硬件描述語(yǔ)言，但它卻比較麻煩，而且其綜合 庫(kù)至今也

13、沒(méi)有標(biāo)準(zhǔn)化，不具有晶體管開(kāi)關(guān)級(jí)的描述能力和模擬設(shè)計(jì)的描述能力。 目前的看法是，對(duì)于大型的系統(tǒng)級(jí)數(shù)字電路設(shè)計(jì)，VHDL 是較為合適的。 實(shí)質(zhì)上，在底層的 VHDL 設(shè)計(jì)環(huán)境是由 VerilogHDL 描述的器件庫(kù)支持的， 因此，它們之間的互操作性十分重要。目前，Verilog 和 VHDL 的兩個(gè)國(guó)際組織 OVI、VI 正在籌劃這一工作，準(zhǔn)備成立專門(mén)的工作組來(lái)協(xié)調(diào) VHDL 和 VerilogHDL 語(yǔ)言的互操作性。OVI 也支持不需要翻譯，由 VHDL 到 Verilog 的自由表達(dá)。 VerilogHDL 是在 1983 年，由 GDA(Gate Way Design Automat

14、ion)公司的 Philmoorby 首創(chuàng)的。Philmoorby 后來(lái)成為 Verilog-XL 的主要設(shè)計(jì)者和 Cadence 公司的第一合伙人。在 19841985 年，Philmoorby 設(shè)計(jì)出來(lái)第一個(gè)名 為 Verilog-XL 的仿真器；1986 年，他對(duì) VerilogHDL 的發(fā)展又作出了另一個(gè)巨 大的貢獻(xiàn)：提出了用于快速門(mén)級(jí)仿真的 XL 算法。 隨著 Verilog-XL 算法的成功，VerilogHDL 語(yǔ)言得到迅速發(fā)展。1989 年， Cadence 公司收購(gòu)了 GDA 公司，VerilogHDL 語(yǔ)言成為 Cadence 公司的私有財(cái)產(chǎn)。 1990 年，Caden

15、ce 公司決定公開(kāi) VerilogHDL 語(yǔ)言，于是成立了 OVI（Open Verilog Internation）組織，負(fù)責(zé)促進(jìn) VerilogHDL 語(yǔ)言的發(fā)展?；?VerilogHDL 的優(yōu)越性，IEEE 與 1995 年制訂了 VerilogHDL 的 IEEE 標(biāo)準(zhǔn)，及 VerilogHDL1364-1995；2001 年發(fā)布了 VerilogHDL1364-2001 標(biāo)準(zhǔn)。這個(gè)標(biāo)準(zhǔn) 中，加入了 VerilogHDL-A 標(biāo)準(zhǔn)，是 Verilog 有了模擬設(shè)計(jì)描述的能力。 隨著電子產(chǎn)業(yè)不斷發(fā)展與推進(jìn)，硬件描述語(yǔ)言也會(huì)不斷的發(fā)展以適合現(xiàn)實(shí) 情況的要求，VerilogHDL 可能

16、發(fā)展成為更高等級(jí)的語(yǔ)言，或者被跟高級(jí)的語(yǔ)言 所替代和兼容。 Modelsim 仿真工具 Modelsim 是 Model Technology(Mentor Graphics 的子公司)的 DHL 硬件描 述語(yǔ)言的仿真軟件，該軟件可以用來(lái)實(shí)現(xiàn)對(duì)設(shè)計(jì)的 VHDL、Verilog 或者是兩種 語(yǔ)言混合的程序進(jìn)行仿真，同時(shí)也支持 IEEE 常見(jiàn)的各種硬件描述語(yǔ)言標(biāo)準(zhǔn)。 無(wú)論從有毫的使用界面和調(diào)試環(huán)境來(lái)看，還是從仿真速度和仿真效果來(lái)看， Modelsim 都可以算得上是業(yè)界最優(yōu)秀的 DHL 語(yǔ)言仿真軟件。他是唯一的單核內(nèi) 支持 VHDL 和 Verilog 混合仿真的仿真器，是做 FPJA/ASIC

17、設(shè)計(jì)的 RTL 級(jí)和門(mén)級(jí) 電路仿真的首選；他采用直接優(yōu)化的編譯技術(shù)，TCL/TK 技術(shù)和單一內(nèi)核仿真技 術(shù)，具有仿真速度快，編譯代碼與仿真平臺(tái)無(wú)關(guān)，便于 IP 核保護(hù)和加快程序錯(cuò) 位定位等優(yōu)點(diǎn)。 Modelsim 最大的特點(diǎn)是其強(qiáng)大的調(diào)試功能。先進(jìn)的數(shù)據(jù)流窗口，可以迅速 追蹤到產(chǎn)生錯(cuò)位或者不確定狀態(tài)的原因。性能分析工具幫助分析性能瓶頸，加 速仿真。代碼覆蓋率檢測(cè)確保測(cè)試的完備。多種模式的波形比較功能。先進(jìn)的 Signal Spy 功能，可以方便地訪問(wèn) VHDL、Verilog 或兩者混合設(shè)計(jì)中的底層信 號(hào)。支持加密 IP。 目前常見(jiàn)的 Modelsim 分為幾個(gè)不同的版本：Modelsim S

18、E、Modelsim PE、Modelsim LE 和 Modelsim OEM。其中 Modelsim SE 是主要版本。 2 設(shè)計(jì)任務(wù)和要求 2.1 設(shè)計(jì)任務(wù) 設(shè)計(jì)一個(gè)環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器 2.2 設(shè)計(jì)要求 熟悉數(shù)字電路，語(yǔ)言編輯以及相應(yīng)的仿真軟件仿真 3 設(shè)計(jì)原理 3.1 環(huán)形計(jì)數(shù)器定義 環(huán)形計(jì)數(shù)器是由移位寄存器加上一定的反饋電路構(gòu)成的，它是由一個(gè)移位寄 存器和一個(gè)組合反饋邏輯電路閉環(huán)構(gòu)成，反饋電路的輸出接向移位寄存器的串 行輸入端，反饋電路的輸入端根據(jù)移位寄存器類型的不同，可接向移位寄存器 的串行輸入端或某些觸發(fā)器的輸出端。 3.2 環(huán)形計(jì)數(shù)器工作原理 四位環(huán)形計(jì)數(shù)器，它是把移位寄

19、存器最低一位的串行輸出作為高一級(jí)移位寄 存器的串行輸入。環(huán)形計(jì)數(shù)器常用來(lái)實(shí)現(xiàn)脈沖順序分配的功能（分配器）假設(shè) 寄存器的初始狀態(tài)為 1000，那么在移位脈沖的作用下其狀態(tài)變?yōu)?0100 到 0010 到 0001 最后又返回到 1000 的順序轉(zhuǎn)換，并且不斷循環(huán)往復(fù)的執(zhí)行這一過(guò)程。 由上述可知，該計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度為 N=n。 3.3 扭環(huán)形計(jì)數(shù)器定義 扭環(huán)形計(jì)數(shù)器的定義同環(huán)形計(jì)數(shù)器的定義基本類似，只是在反饋電路上略 有差別。扭環(huán)形計(jì)數(shù)器的反饋在高位端進(jìn)過(guò)一個(gè)反向后再輸出移位寄存器的最 低位串行輸入端。 3.4 扭環(huán)形計(jì)數(shù)器工作原理 四位扭環(huán)形計(jì)數(shù)器，它是把移位寄存器最低一位的串行輸出作為高一級(jí)移

20、 位寄存器的串行輸入，最后的反饋電路卻是將最高位串行輸出加個(gè)反向器后輸 入到最低位串行輸入端。假設(shè)寄存器的初始狀態(tài)為 0000，那么在一位脈沖的作 用下其狀態(tài)變?yōu)?1000 到 11000011 到 0001 最后又返回到 0000 的轉(zhuǎn)換，并 且不斷循環(huán)這一過(guò)程。由上述可知，該計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度為 N=2n。 4.環(huán)形計(jì)數(shù)器的設(shè)計(jì) 設(shè)計(jì)一個(gè)四位環(huán)形計(jì)數(shù)器步驟如下：對(duì)于設(shè)計(jì)一個(gè)四位環(huán)形計(jì)數(shù)器，共有 16 個(gè)狀態(tài)， 狀態(tài)轉(zhuǎn)移表如下表所示: Q Q Q Qn4n3n2n1Q Q Q Q14n13n12n1n 0 0 0 1 0 0 1 0 0

21、 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 1 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1

22、 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 0 1 1 0 1 0 1 0 1 0 0 1 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 其中只有 4 個(gè)是有效狀態(tài)。設(shè)其有效狀態(tài)圖如圖 4.1 所示： 0001 00101000 0100 Q Q Q Q4321 圖 4.1

23、 設(shè)其無(wú)效狀態(tài)如圖 4.2 所示： 圖 4.2 可得如下表達(dá)式： Q = Q Q =Q Q = Q Q = Q1n412n13n214n3 0011 0111 1001 0110 1011 0101 1111 1010 0000 1110 1100 1101 驅(qū)動(dòng)方程： D = Q D = Q D = Q D = Q1n42n13n24n3 用 D 觸發(fā)器構(gòu)成的電路圖如下圖 4.3 所示：(用 CP 代替圖中 VCC) 圖 4.3 用 Verilog 語(yǔ)言描述如下： module c

24、ircle_counter (rst,clk, cnt); parameter CNT_SIZE = 4; input rst; input clk; output CNT_SIZE - 1 : 0 cnt; reg CNT_SIZE - 1 : 0 cnt; always(posedge clk) if(!rst) cnt <= 4b0001; //初始值 else cnt <= cntCNT_SIZE 2 : 0,cntCNT_SIZE - 1; //注意 是循環(huán)左移位，而非簡(jiǎn)單的移位 endmodule 輸入激勵(lì)如下： timescale 1ns/1ns

25、 module circle_counter_tb; parameter CNT_SIZE = 4; reg rst,clk; wire CNT_SIZE - 1 : 0 cnt; parameter DELY = 100; circle_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt)); //例化， 對(duì)源文件代碼調(diào)用 always #(DELY/2) clk = clk; //生成時(shí)鐘 initial begin clk = 0; rst = 0; #(2*DELY) rst = 1; #

26、(10*DELY) rst = 0; #(3*DELY) $finish; end initial //檢測(cè)不同時(shí)間 cnt 和 rst 的值 $monitor ($time,,,cnt = %d, rst = %d,cnt,rst); Endmodule 顯示仿真結(jié)果如下圖 4.4 所示： 圖 4.4 由上述仿真可知：該循環(huán)只能在 0001，0010,0100,1000 內(nèi)循環(huán)才是正確有 效地，當(dāng)跳出這個(gè)循環(huán)時(shí)，該程序不能保持在有效地循環(huán)內(nèi)循環(huán)。而其他的狀 態(tài)均成無(wú)效狀態(tài)而被浪費(fèi)，而且一旦出錯(cuò)將很難回到有效狀態(tài)繼續(xù)循環(huán)。 5.扭環(huán)

27、形計(jì)數(shù)器設(shè)計(jì) 設(shè)計(jì)一個(gè)四位扭環(huán)形計(jì)數(shù)器步驟如下：對(duì)于設(shè)計(jì)一個(gè)四位扭環(huán)形計(jì)數(shù)器， 共有 16 個(gè)狀態(tài)。狀態(tài)轉(zhuǎn)移表如下表所示: Q Q Q Qn4n3n2n1Q Q Q Q14n13n12n1n 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1

28、 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 1 0 0

29、1 0 0 1 0 0 0 1 0 0 1 0 1 得其狀態(tài)圖如下圖 5.1 所示：（有效狀態(tài)（左圖） ，無(wú)效狀態(tài)（右圖） ） ，該 計(jì)數(shù)器的計(jì)數(shù)狀態(tài)被等分成兩半，每個(gè)循環(huán)的模都是 8，即 2N。因此，只需要 規(guī)定其中一個(gè)為有效循環(huán)，則另一個(gè)就是無(wú)效循環(huán)。通常選擇左邊這個(gè)循環(huán)作 為工作循環(huán)，因?yàn)樵诿看螤顟B(tài)改變時(shí)，系統(tǒng)內(nèi)只有一個(gè)觸發(fā)器狀態(tài)是改變的， 這就避免了時(shí)序電路中得冒險(xiǎn)現(xiàn)象。 0000 1000 0011 0001 1011 0101 0100 0111 1100 1111 1110 1101 10010010 1010 0110 Q

30、Q Q Q1234 圖 5.1 表達(dá)式為： Q = Q = Q Q = Q Q = Q 。1n412n13n214n3 驅(qū)動(dòng)方程： D = D = Q D = Q D = Q1n42n13n24n3 用 D 觸發(fā)器構(gòu)成的電路圖如下圖 5.2 所示：(用 CP 代替圖中 VCC) 圖 5.2 用 Verilog 語(yǔ)言描述如下： module john_counter(rst，clk ，cnt); input rst,clk; parameter CNT_SIZE = 4; output CNT_SIZE - 1 : 0 cnt;

31、reg CNT_SIZE - 1 : 0 cnt; always(posedge clk) if(!rst) cnt <= 4b0000; //初始值 else cnt <= cntCNT_SIZE - 2 : 0,cntCNT_SIZE - 1; // 注意是循環(huán)移位，而非簡(jiǎn)單的移位 endmodule 激勵(lì)代碼： timescale 1ns/1ns module john_counter_tb; parameter CNT_SIZE = 4; reg rst,clk; wire CNT_SIZE - 1 : 0 cnt;

32、 parameter DELY = 100; john_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt)); always #(DELY/2) clk = clk; initial begin clk=0;rst=0; #(2*DELY) rst = 1; #(10*DELY) rst = 0; #(3*DELY) $finish; end initial $monitor ($time,,,cnt = %d, rst = %d,cnt,rst); Endmodule 顯示仿真結(jié)果如下圖 5.3 所示：

33、 圖 5.3 6.環(huán)形計(jì)數(shù)器的自啟動(dòng)設(shè)計(jì)： 以上方法設(shè)計(jì)出的環(huán)形計(jì)數(shù)器其 00011000 為有效循環(huán)，其余均為無(wú)效循 環(huán)。一旦計(jì)數(shù)器進(jìn)入無(wú)效循環(huán)，將保持無(wú)效循環(huán)計(jì)數(shù)，從而不能夠轉(zhuǎn)入有效循 環(huán)。因此，該計(jì)數(shù)器不具備自啟動(dòng)功能。 為了確保環(huán)形計(jì)數(shù)器工作在有效循環(huán)內(nèi)，可以對(duì)上述電路進(jìn)行改進(jìn)，使之 具有自啟動(dòng)功能。將 Q ， Q ，Q 的輸出經(jīng)由或非門(mén)反饋入 D 端，即可實(shí)現(xiàn)n12n3 1 自啟動(dòng)功能。 電路圖如下圖 6.1 所示：(用 CP 代替圖中 VCC) 圖 6.1 狀態(tài)方程 Q = Q = Q1nnQ3212n Q = Q

34、 Q = Q3 43 狀態(tài)轉(zhuǎn)移圖如下圖 6.2 所示： 圖 6.2 用 Verilog 語(yǔ)言描述如下： module john_counter(rst,clk,cnt,D0,D1,D2,D3,LD); input rst,clk,D0,D1,D2,D3,LD; wire 3 : 0 DIN; output 3 : 0 cnt; reg 3 : 0 cnt; assign DIN3 : 0 = D3,D2,D1,D0; //add DIN to explain cnt in useless state always(posedge clk) i

35、f(!rst) cnt <= 4b0000; else if(!LD) //LD help to control the useless data into the circle cnt = DIN; else 0000 1000 0011 0001 1011 0101 0100 0111 1100 1111 1110 1101 1001 0010 1010 0110 Q Q Q Q4321 cnt <= cnt2 : 0,(cnt2|cnt1|cnt0); endmodule 激勵(lì)程序： timescale

36、 1ns/1ns module john_counter_tb; reg rst,clk,D3,D2,D1,D0,LD; wire 3 : 0 cnt; parameter DELY = 100; john_counter my_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2(D2),. D1(D1),.D0(D0),.LD(LD)); always #(DELY/2) clk = clk; initial begin clk = 0; rst = 0; LD = 1; D3,D2,D1,D0 =

37、4b0000; #DELY rst = 1;LD = 1; #(8*DELY) LD = 0;D3,D2,D1,D0 = 4b0110; //chage DIN to examin useless state can enter into the useful state #(3*DELY) LD = 1; #(10*DELY) $finish; end endmodule 顯示仿真結(jié)果如下圖 6.3 所示： 圖 6.3 由上述分析可知，由觸發(fā)器構(gòu)成環(huán)形計(jì)數(shù)器時(shí)，有大量的電路狀態(tài)被當(dāng)作 無(wú)效的狀態(tài)而被舍棄掉。修改反饋輸入端，

38、不僅能夠?qū)崿F(xiàn)電路的自啟動(dòng)功能， 而且也能提高電路狀態(tài)的使用效率。 7.扭環(huán)形計(jì)數(shù)器的自啟動(dòng)設(shè)計(jì)： 在上述設(shè)計(jì)中，扭環(huán)形計(jì)數(shù)器也是不能自啟動(dòng)的，對(duì)反饋電路進(jìn)行適當(dāng)?shù)?修改，就可以得到可自啟動(dòng)的扭環(huán)形計(jì)數(shù)器，能使計(jì)數(shù)器在任何狀態(tài)下都能進(jìn) 入有效循環(huán)中進(jìn)行計(jì)數(shù)。 修改后電路圖如下圖 7.1 所示：(用 CP 代替圖中 VCC) 圖 7.1 狀態(tài)轉(zhuǎn)移圖如下圖 7.2 所示： 圖 7.2 用 Verilog 語(yǔ)言描述如下： module john_counter(rst,clk,cnt,D0,D1,D2,D3,LD); input rst,clk,D0,D1,D2,D3,L

39、D; wire 3 : 0 DIN; output 3 : 0 cnt; reg 3 : 0 cnt; assign DIN3 : 0 = D3,D2,D1,D0; //add DIN to explain cnt in useless state always(posedge clk) if(!rst) 0000 1000 00110001 1011 0101 0100 0111 1100 11111110 1101 10010010 1010 0110 Q Q Q Q4321 cnt <= 4b0000; else if(!LD) //LD help t

40、o control the useless data into the circle cnt = DIN; else cnt <= cnt2 : 0,(((cnt2) endmodule 測(cè)試代碼： timescale 1ns/1ns module john_counter_tb; reg rst,clk,D3,D2,D1,D0,LD; wire 3 : 0 cnt; parameter DELY = 100; john_counter my_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2

41、(D2), D1(D1),.D0(D0),.LD(LD)); always #(DELY/2) clk = clk; initial begin clk = 0; rst = 0; LD = 1; D3,D2,D1,D0 = 4b0000; #DELY rst = 1;LD = 1; #(8*DELY) LD = 0;D3,D2,D1,D0 = 4b1101; //chage DIN to examin useless state can enter into the useful state #(1*DELY) LD = 1; #(10*DELY) $fin

42、ish; end endmodule 顯示仿真結(jié)果如下圖 3.7 所示： 8.結(jié)束語(yǔ) 在本次畢設(shè)中，設(shè)計(jì)了環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器的非自啟動(dòng)和自啟動(dòng)的 兩種方式。對(duì)于不同的電路和實(shí)際要求，采用不同的方式。設(shè)計(jì)過(guò)程中，我熟 悉了 Verilog 得基本語(yǔ)法，測(cè)試程序的簡(jiǎn)單編寫(xiě)和 modelsim 的使用。對(duì)相關(guān)書(shū) 籍的閱讀，使我完成這次畢設(shè)的設(shè)計(jì)。 這次設(shè)計(jì)，讓我對(duì)數(shù)字電路有了更深刻的了解和認(rèn)識(shí)，對(duì)以后數(shù)字電路這 一塊的設(shè)計(jì)，讓我有了更多的方式可供選擇。短暫的對(duì) Verilog 硬件描述語(yǔ)言 和 modelsim 仿真軟件的接觸，讓我看到了我的不足，看到與社會(huì)企業(yè)的脫軌， 鼓勵(lì)著我不斷地學(xué)習(xí)已有的知識(shí)，緊跟變化潮流，不能抓住一種方法，不懂思 辨。對(duì)于這次畢設(shè)讓我學(xué)到很多很多，我會(huì)不斷努力充實(shí)自己，學(xué)習(xí)更多知識(shí)， 當(dāng)然還會(huì)對(duì) Verilog 硬件描述語(yǔ)言和 modelsim 仿真軟件進(jìn)行更深入的研究。 主要參考文獻(xiàn) 1王鈿，卓興旺。 基于 Verilog HDL 的數(shù)字系統(tǒng)應(yīng)用技術(shù)國(guó)防工業(yè)出版社，2006 2李曉輝。 數(shù)字電路與邏輯設(shè)計(jì)國(guó)防工業(yè)出版社，2012. 3康磊，宋彩利，李潤(rùn)洲.數(shù)字電路設(shè)計(jì)及 Verilog HDL 實(shí)現(xiàn)西安電子科技大學(xué)出 版 社，2010. 致 謝