南京理工大學(xué)電子線路課程設(shè)計(jì)(優(yōu)秀).doc

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南 京 理 工 大 學(xué) 電子線路課程設(shè)計(jì) 實(shí)驗(yàn)報(bào)告 摘 要 本次實(shí)驗(yàn)利用QuartusII7.0軟件并采用DDS技術(shù)、FPGA芯片和D／A轉(zhuǎn)換器，設(shè)計(jì)了一個(gè)直接數(shù)字頻率信號(hào)合成器，具有頻率控制、相位控制、測(cè)頻、顯示多種波形等功能。 并利用QuartusII7.0軟件對(duì)電路進(jìn)行了詳細(xì)的仿真，同時(shí)通過(guò)SMART SOPC實(shí)驗(yàn)箱和示波器對(duì)電路的實(shí)驗(yàn)結(jié)果進(jìn)行驗(yàn)證。 報(bào)告分析了整個(gè)電路的工作原理，還分別說(shuō)明了設(shè)計(jì)各子模塊的方案和編輯、以及仿真的過(guò)程。并且介紹了如何將各子模塊聯(lián)系起來(lái)，合并為總電路。最后對(duì)實(shí)驗(yàn)過(guò)程中產(chǎn)生的問(wèn)題提出自己的解決方法。并敘述了本次實(shí)驗(yàn)的實(shí)驗(yàn)感受與收獲。 關(guān)鍵詞 數(shù)字頻率信號(hào)合成器 頻率控制 相位控制 測(cè)頻 示波器 Abstract This experient introduces using QuartusII7.0software, DDS technology，F(xiàn)PGA chip and D／A converter to design a multi—output waveform signal generator in which the frequency and phase are controllable and test frequency,display waveform. It also make the use of software QuartusII7.0 a detailed circuit simulation, and verify the circuit experimental results through SMART SOPC experiment box and the oscilloscope. The report analyzes the electric circuit principle of work,and also illustrates the design of each module and editing, simulation, and the process of using the waveform to testing each Sub module. Meanwhile,it describes how the modules together, combined for a total circuit. Finally the experimental problems arising in the process of present their solutions. And describes the experience and result of this experiment. Keywords multi—output waveform signal- generator frequency controllable phase controllable test frequency oscilloscope 目 錄 一、實(shí)驗(yàn)?zāi)康呐c要求……………………………………………….4 二、電路工作原理…………………………………………………4 三、子模塊設(shè)計(jì)原理……………………………………………….8 3.1 分頻電路……………………………………………………….8 3.2頻率預(yù)置和調(diào)節(jié)電路………………………………………….11 3.3累加寄存電路………………………………………………....13 3.4相位控制電路………………………………………………....15 3.5波形存儲(chǔ)電路………………………………………………….15 3.6測(cè)頻電路……………………………………………………….18 3.7譯碼顯示電路…………………………………………….........20 3.8波形選擇電路………………………………………………….22 3.9 節(jié)省ROM的設(shè)計(jì)……………………………………………23 3.10總電路………………………………………………………..25 3.11AM調(diào)制………………………………………………………25 四、調(diào)試…………………………………………………………..29 五、編程下載……………………………………………………..29 六、波形結(jié)果……………………………………………………..29 七、結(jié)論………………………………………………………….32 八、實(shí)驗(yàn)小結(jié)…………………………………………………….32 參考文獻(xiàn)………………………………………………………….33 一．實(shí)驗(yàn)?zāi)康呐c要求 本實(shí)驗(yàn)使用DDS的方法設(shè)計(jì)一個(gè)任意頻率的正弦信號(hào)發(fā)生器，要求具有頻率控制、相位控制、測(cè)頻、切換波形，動(dòng)態(tài)顯示以及使能開(kāi)關(guān)等功能。利用QuartusII7.0完成設(shè)計(jì)、仿真等工作。并利用SmartSOPC實(shí)驗(yàn)箱實(shí)現(xiàn)電路，用示波器觀察輸出波形。 基本要求如下： 1、 利用QuartusII軟件和SmartSOPC實(shí)驗(yàn)箱實(shí)現(xiàn)DDS的設(shè)計(jì)。 2、 DDS中的波形存儲(chǔ)器模塊用Altera公司的Cyclone系列FPGA 芯片中的RAM實(shí)現(xiàn)，RAM結(jié)構(gòu)配置成409610類(lèi)型。 3、 具體參數(shù)要求：頻率控制字K取4位；基準(zhǔn)頻率fc=1MHZ，由實(shí)驗(yàn)板上的系統(tǒng)時(shí)鐘分頻得到。 4、 系統(tǒng)具有清零功能。 5、利用實(shí)驗(yàn)箱上的D/A轉(zhuǎn)換器件將ROM輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)， 能夠通過(guò)示波器觀察到輸出波形。 6、通過(guò)開(kāi)關(guān)（實(shí)驗(yàn)箱上的Ki）輸入DDS的頻率和相位控制字，并能用示波器觀察加以驗(yàn)證。 提高部分要求： 1、 通過(guò)按鍵（實(shí)驗(yàn)箱上的Si）輸入DDS的頻率和相位控制字，以擴(kuò)大頻率控制和相位控制的范圍；(注意：按鍵后有消顫電路) 2、 能夠同時(shí)輸出正余弦兩路正交信號(hào)； 3、 在數(shù)碼管上顯示生成的波形頻率； 4、 充分考慮ROM結(jié)構(gòu)及正弦函數(shù)的特點(diǎn)，進(jìn)行合理的配置，提高計(jì)算精度； 5、 設(shè)計(jì)能輸出多種波形（三角波、鋸齒波、方波等）的多功能波形發(fā)生器； 6、 在DDS的基礎(chǔ)上，完成AM調(diào)制； 二．電路工作原理 （1）DDS概念 直接數(shù)字頻率合成器（Direct Digital Frequency Synthesizer）是一種基于全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。 （2）DDS的組成及工作原理 頻率預(yù)置與調(diào)節(jié)電路 作用：實(shí)現(xiàn)頻率控制量的輸入；不變量K被稱(chēng)為相位增量，也叫頻率控制字。 累加器 相位累加器的組成= N位加法器+N位寄存器；相位累加器的作用：在時(shí)鐘的作用下，進(jìn)行相位累加。 應(yīng)注意：當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作。 DDS的輸出頻率為：f0=fCK/2N ；DDS輸出的最低頻率：K=1時(shí)，fC/2N DDS輸出的最高頻率：Nyquist采樣定理決定，即fC/2； K的最大值為2N-1 結(jié)論：只要N足夠大，DDS可以得到很細(xì)的頻率間隔。 要改變DDS的輸出頻率，只要改變頻率控制字K即可。\ 波形存儲(chǔ)器 作用：進(jìn)行波形的相位—幅值轉(zhuǎn)換。 原理： ROM的N位地址 把0O—360O的正弦角度離散成具有2N個(gè)樣值的序列 ROM的D位數(shù)據(jù)位 把2N個(gè)樣值的幅值量化為D位二進(jìn)制數(shù)據(jù)(有符號(hào)數(shù)) D/A轉(zhuǎn)換器 D/A轉(zhuǎn)換器的作用：把已經(jīng)合成的正弦波的數(shù)字量轉(zhuǎn)換成模擬量。 低通濾波器 D/A轉(zhuǎn)換器的作用：濾除生成的階梯形正弦波中的高頻成分，將其變成光滑的正弦波。 時(shí)鐘脈沖發(fā)生電路模塊 提供電路各模塊工作所需要的時(shí)鐘脈沖;本次設(shè)計(jì)的電路需要將振蕩源提供的48MHZ的脈沖頻率分為：1MHz,1KHz,1Hz,0.5Hz。 顯示電路：顯示電路輸出波形的頻率以及頻率和相位控制字。 測(cè)頻模塊：測(cè)試電路輸出的各種信號(hào)的頻率。 ROM模塊 預(yù)先存儲(chǔ)了正弦波與余弦波以及三角波，鋸齒波，方波等的二進(jìn)制幅值且存儲(chǔ)單元有212=4096，每個(gè)單元存儲(chǔ)的幅值大小用10位二進(jìn)制數(shù)來(lái)表示。 頻率和相位均可控制的具有正弦和余弦輸出的DDS核心單元電路示意圖如下圖所示： 每來(lái)一個(gè)CLOCK，加法器就將頻率控制字fwrod與累加寄存器輸出的累加相位數(shù)據(jù)相加，相加的結(jié)果又反饋送至累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。由此，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加以此，相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值進(jìn)行找表查出，完成相位到幅值的轉(zhuǎn)換。 由于相位累加器為N位，相當(dāng)于把正弦信號(hào)在相位上的精度定為N位，所以分辨率為1/2N。若系統(tǒng)時(shí)鐘頻率為fc，頻率控制字fword為1，則輸出頻率為fOUT=fC/2N，這個(gè)頻率相當(dāng)于"基頻"。若fword為K，則輸出頻率為： fout=K* fC/2N 當(dāng)系統(tǒng)輸入時(shí)鐘頻率fC不變時(shí)，輸出信號(hào)的頻率由頻率控制字K所決定。由上式可得：K=2N*fout/fC，其中，K為頻率字，注意K要取整，會(huì)有誤差。 三、各子模塊設(shè)計(jì) 3.1分頻電路 本實(shí)驗(yàn)中使用的 SmartSOPC 實(shí)驗(yàn)系統(tǒng)給出的振蕩頻率源為 48MHz ，因此我們需要使用分頻電路得到作為直接數(shù)字頻率合成器電路所使用的各種頻率脈沖。累加器電路中的寄存時(shí)鐘信號(hào)、 ROM 的 CLOCK 使用 1MHz 脈沖頻率 ，動(dòng)態(tài)譯碼顯示電路使用 1KHz 脈沖頻率，頻率、相位控制電路、模16電路使用 1Hz脈沖頻率，測(cè)頻電路使0.5Hz。 所以我們進(jìn)行如下電路的設(shè)計(jì)： （1）2分頻電路 二分頻電路由一個(gè)D觸發(fā)器構(gòu)成，原理圖如下： 二分頻器仿真波形如下圖： （2）48分頻電路 3分頻電路由74160構(gòu)成一個(gè)模3計(jì)數(shù)器，原理圖如下： 8分頻電路由三個(gè)2分頻電路串聯(lián)而成，24分頻電路由3分頻器和8分頻器串聯(lián)而成，48分頻電路由24分頻器和2分頻器串聯(lián)而成，原理圖如下： 48分頻電路仿真波形如下： （3）1000分頻電路 10分頻電路由74163構(gòu)成一個(gè)模10計(jì)數(shù)器，并實(shí)現(xiàn)占空比為50%，原理圖如下： 10分頻電路仿真波形如下： 1000分頻電路由三個(gè)10分頻器串聯(lián)而成，原理圖如下： （4）脈沖發(fā)生總圖 封裝如下： 封裝圖各引腳說(shuō)明： Input： 48MHZ：接時(shí)鐘信號(hào)輸入端（即48MHZ） output： 1/2HZ：引出0.5HZ信號(hào) 1HZ：引出1HZ信號(hào) 1KHZ：引出1000HZ信號(hào) 1MHZ：引出1MHZ信號(hào) 3.2頻率預(yù)置和調(diào)節(jié)電路 頻率預(yù)置與調(diào)節(jié)電路由1片模16的74161計(jì)數(shù)器組成，1Hz信號(hào)輸入讓其變化。該模塊有清零和保持端，通過(guò)開(kāi)關(guān)控制，以便計(jì)數(shù)到需要值時(shí)保持或清零。頻率頻率預(yù)置與調(diào)節(jié)電路實(shí)現(xiàn)頻率控制量（步長(zhǎng)）的輸入。其中，K被稱(chēng)為相位增量，也叫頻率控制字。DDS的輸出頻率表達(dá)式為fout=K*fc/2N，當(dāng)K=1時(shí)，DDS輸出最低頻率為fc/2N，而DDS的最高輸出頻率由Nyquist采樣定理決定，即fc/2，也就是說(shuō)K的最大值為2N-1。 電路圖如下： 仿真波形如下： 封裝如下： 封裝圖各引腳說(shuō)明： Input： baochi：接保持開(kāi)關(guān) qingling：接清零開(kāi)關(guān) 1hz：接1hz脈沖 output： k[3..0]：計(jì)數(shù)器的輸出 3.3累加寄存電路 相位累加器結(jié)構(gòu)圖如下圖所示： 相位累加器由12位加法器與12位寄存器級(jí)聯(lián)構(gòu)成。每來(lái)一個(gè)時(shí)鐘脈沖，加法器將頻率控制字K與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器的上一個(gè)時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋至加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。這樣，相位累加器在時(shí)鐘作用下，進(jìn)行相位累加。當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作。 （1）12位加法器 12位加法器由3片7483全加器級(jí)聯(lián)而成，將頻率控制字K與寄存器輸出的累加相位數(shù)據(jù)相加，原理圖如下： 封裝如下： 封裝圖各引腳說(shuō)明： Input： a[11..0]：上一個(gè)累加結(jié)果輸入 k[3..0]：頻率控制字輸入 output： s[11..0]：加法器的輸出 （2）12位寄存器 寄存器電路由3片74175構(gòu)成，以達(dá)到寄存、累加的目的。原理圖如下： 封裝如下： 封裝圖各引腳說(shuō)明： Input： CLR：清零端 IN1MHZ：1MHZ脈沖輸入 S[11..0]：寄存數(shù)據(jù)輸入 EN：使能端 output： qk[11..0]：寄存器的輸出 3.4相位控制電路 相位控制模塊實(shí)際上是用一個(gè)12位加法器將之前累加器的輸出結(jié)果的高四位與四位相位控制字相加，從而構(gòu)成相位控制模塊。由相位控制字控制相位的高4位，使相位較大幅度的變化，從而達(dá)到改變相位的目的。原理圖如下： 封裝如下： 封裝圖各引腳說(shuō)明： Input： a[11..0]：接寄存器的輸出 p[11..0]：相位控制輸入 output： sp[11..0]：相位控制器的輸出 3.5波形存儲(chǔ)電路 進(jìn)行波形的相位—幅值轉(zhuǎn)換原理圖如下圖所示： ROM的N位地址把0O—360O的正弦角度離散成具有2N個(gè)樣值的序列，ROM的D位數(shù)據(jù)位則2N個(gè)樣值的幅值量化為D位二進(jìn)制數(shù)據(jù)。這樣2N個(gè)樣值的正弦值以D位二進(jìn)制數(shù)值固化在ROM中。 按照同樣的方法，在ROM里存儲(chǔ)相應(yīng)波形的幅度量化序列即可得到余弦波ROM、三角波ROM、鋸齒波ROM、方波ROM。 正弦波函數(shù)：存儲(chǔ)數(shù)據(jù)=round(sin(n*2π/4096))*512+512 余弦波函數(shù)：存儲(chǔ)數(shù)據(jù)=round(cos(n*2π/4096))*512+512 round(n/2)+512,0≤n≤1023 三角波函數(shù)：存儲(chǔ)數(shù)據(jù)= 1024-round(n/2)+512,1023start compilation”進(jìn)行全編譯，無(wú)錯(cuò)誤。 五、編程下載 打開(kāi)實(shí)驗(yàn)箱開(kāi)關(guān)，點(diǎn)擊Quartus II工具欄中的按鈕，在“Program/configure”列下的復(fù)選框中大勾后，點(diǎn)擊“Start”按鈕往芯片中下載程序。 下載程序完成后，操作實(shí)驗(yàn)箱上的各開(kāi)關(guān)，可實(shí)現(xiàn)設(shè)計(jì)的各種功能。 六、波形結(jié)果 正余弦波形： 三角波波形： 鋸齒波波形： 方波波形： 余弦調(diào)制波形： 三角波調(diào)制波形： 鋸齒波調(diào)制波形： 方波調(diào)制波形： 七、結(jié)論 該程序能實(shí)現(xiàn)在示波器上各種波形的顯示，并且通過(guò)開(kāi)關(guān)能夠正確改變波形的幅度和相位。 八、實(shí)驗(yàn)小結(jié) 因?yàn)橛辛松弦恢軇倓傋鲞^(guò)的EDA的實(shí)驗(yàn)，我們?cè)谲浖褂煤碗娐吩O(shè)計(jì)上都有了很多經(jīng)驗(yàn)，所以本次實(shí)驗(yàn)完成速度較快，并且做了很多附加電路。當(dāng)然，在本次實(shí)驗(yàn)過(guò)程中我們也還是遇到了一些問(wèn)題，具體如下： （1） 譯碼顯示時(shí)，想顯示出頻率控制字和相位控制字，但發(fā)現(xiàn)出現(xiàn)亂碼。查閱資料后發(fā)現(xiàn)我的模16計(jì)數(shù)器是二進(jìn)制的，要想輸給顯示譯碼器，首先要轉(zhuǎn)碼變成十進(jìn)制的計(jì)數(shù)器。所以我做了一個(gè)和頻率控制同步的十進(jìn)制計(jì)數(shù)器來(lái)解決此問(wèn)題。 （2） 生成MIF文件的時(shí)候遇到了一些麻煩，經(jīng)過(guò)不斷查閱資料和研究，最終找到了一個(gè)快速簡(jiǎn)便的方法（matlab編程）來(lái)生成MIF文件。 （3） 做節(jié)省ROM空間時(shí)，正弦輸出的波形有毛刺。在問(wèn)過(guò)老師和與同學(xué)討論之后，我在電路中增加了兩個(gè)寄存器來(lái)延緩，最終消除毛刺，達(dá)到輸出正弦波形的目的。 （4） AM調(diào)制時(shí)，因?yàn)楦鶕?jù)公式做加法器量化時(shí)，只加上了1，出現(xiàn)較大誤差，經(jīng)過(guò)查閱資料，最終改正。 感想和體會(huì)： 通過(guò)此次電子線路課程設(shè)計(jì)，我學(xué)到了許多東西。因?yàn)楸敬蔚碾娮泳€路課程設(shè)計(jì)是緊接著EDA(2)設(shè)計(jì)的，所以，在軟件使用上，我們已打好了基礎(chǔ)，所以，這次就會(huì)顯的比較輕車(chē)熟路，基本沒(méi)有碰到幾個(gè)大問(wèn)題，并且很好的完成了附加功能的設(shè)計(jì)。而且，對(duì)于專(zhuān)業(yè)知識(shí)，如數(shù)字邏輯電路不僅是在理論上掌握，而且能靈活的運(yùn)用于實(shí)踐中。總之，我覺(jué)得這類(lèi)實(shí)踐課程對(duì)我是很有用的，在經(jīng)過(guò)了理論的學(xué)習(xí)后，通過(guò)實(shí)踐后能更透徹的了解知識(shí)的運(yùn)用，我想，這對(duì)日后無(wú)論是工作，還是考研的我都是很有幫助的。 正式實(shí)驗(yàn)前，我按照老師的要求做了認(rèn)真的預(yù)習(xí)，寫(xiě)了預(yù)習(xí)報(bào)告，把mif文件用VC程序產(chǎn)生好，AM調(diào)制的原理復(fù)習(xí)了一下，頻率字和相位字的控制、測(cè)量思想也都想明白了，只等著到實(shí)驗(yàn)室正式開(kāi)始做。 我很享受在做實(shí)驗(yàn)的過(guò)程中不斷出錯(cuò)、改錯(cuò)的過(guò)程，一個(gè)又一個(gè)挑戰(zhàn)不斷地磨練我的耐性，迫使我提高自己理性處理問(wèn)題的能力。我在做實(shí)驗(yàn)的過(guò)程中發(fā)現(xiàn)錯(cuò)誤、改正錯(cuò)誤的能力得到了極大的提高，現(xiàn)在回想每一天的實(shí)驗(yàn)內(nèi)心會(huì)有很強(qiáng)烈的滿足感。深深的希望以后能有更多的機(jī)會(huì)讓我呆在EDA實(shí)驗(yàn)室，更多的接觸FPGA開(kāi)發(fā)實(shí)驗(yàn)板，使我開(kāi)發(fā)嵌入式系統(tǒng)的能力得到進(jìn)一步提高。 期望及要求： 本次實(shí)驗(yàn)最大的遺憾就是在設(shè)計(jì)電路時(shí)用的是原理圖的方式，而沒(méi)有采用VHDL程序語(yǔ)言編寫(xiě)。所以，我對(duì)自己的期望與要求就是利用課余時(shí)間學(xué)習(xí)VHDL語(yǔ)言，利用課余時(shí)間多看些關(guān)于電路設(shè)計(jì)的書(shū)籍，多參加點(diǎn)類(lèi)似這種實(shí)驗(yàn)的課余活動(dòng)，為自己多打些理論基礎(chǔ)和實(shí)踐經(jīng)驗(yàn)。這樣的話，我相信日后無(wú)論是選擇繼續(xù)深造還是直接工作，這些東西都會(huì)對(duì)我有非常大的幫助。 參考文獻(xiàn) [1]蔣立平.數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì). 北京：電子工業(yè)出版社，2009. [2] EDA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(shū). 南京理工大學(xué)電子技術(shù)中心,2010.