數(shù)電課程設(shè)計(jì)報(bào)告(數(shù)字鐘的設(shè)計(jì)).doc

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數(shù)電課程設(shè)計(jì)報(bào)告 第一章 設(shè)計(jì)背景與要求 設(shè)計(jì)要求 第二章 系統(tǒng)概述 2.1設(shè)計(jì)思想與方案選擇 2.2各功能塊的組成 2.3工作原理 第三章 單元電路設(shè)計(jì)與分析 3.1各單元電路的選擇 3.2設(shè)計(jì)及工作原理分析 第四章 電路的組構(gòu)與調(diào)試 4.1遇到的主要問(wèn)題 4.2現(xiàn)象記錄及原因分析 4.3解決措施及效果 4.4功能的測(cè)試方法，步驟，記錄的數(shù)據(jù) 第五章 結(jié)束語(yǔ) 5.1對(duì)設(shè)計(jì)題目的結(jié)論性意見及進(jìn)一步改進(jìn)的意向說(shuō)明 5.2總結(jié)設(shè)計(jì)的收獲與體會(huì) 附圖（電路總圖及各個(gè)模塊詳圖） 參考文獻(xiàn) 第一章 設(shè)計(jì)背景與要求 一．設(shè)計(jì)背景與要求 在公共場(chǎng)所，例如車站、碼頭，準(zhǔn)確的時(shí)間顯得特別重要，否則很有可能給外出辦事即旅行袋來(lái)麻煩。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確度和直觀性，且無(wú)機(jī)械裝置，具有更長(zhǎng)的使用壽命，因此得到了廣泛的使用。數(shù)字鐘是一種典型的數(shù)字電路，包括了組合邏輯電路和時(shí)序電路。 設(shè)計(jì)一個(gè)簡(jiǎn)易數(shù)字鐘，具有整點(diǎn)報(bào)時(shí)和校時(shí)功能。 （1）以四位LED數(shù)碼管顯示時(shí)、分，時(shí)為二十四進(jìn)制。 （2）時(shí)、分顯示數(shù)字之間以小數(shù)點(diǎn)間隔，小數(shù)點(diǎn)以1Hz頻率、50%占空比的亮、滅規(guī)律表示秒計(jì)時(shí)。 （3）整點(diǎn)報(bào)時(shí)采用蜂鳴器實(shí)現(xiàn)。每當(dāng)整點(diǎn)前控制蜂鳴器以低頻鳴響4次，響1s、停1s，直到整點(diǎn)前一秒以高頻響1s，整點(diǎn)時(shí)結(jié)束。 （4）才用兩個(gè)按鍵分別控制“校時(shí)”或“校分”。按下校時(shí)鍵時(shí)，是顯示值以0~23循環(huán)變化；按下“校分”鍵時(shí)，分顯示值以0~59循環(huán)變化，但時(shí)顯示值不能變化。 二．設(shè)計(jì)要求 電子技術(shù)是一門實(shí)踐性很強(qiáng)的課程，加強(qiáng)工程訓(xùn)練，特別是技能的培養(yǎng)，對(duì)于培養(yǎng)學(xué)生的素質(zhì)和能力具有十分重要的作用。在電子信息類本科教學(xué)中，課程設(shè)計(jì)是一個(gè)重要的實(shí)踐環(huán)節(jié)，它包括選擇課題、電子電路設(shè)計(jì)、組裝、調(diào)試和編寫總結(jié)報(bào)告等實(shí)踐內(nèi)容。通過(guò)本次簡(jiǎn)易數(shù)字鐘的設(shè)計(jì)，初步掌握電子線路的設(shè)計(jì)、組裝及調(diào)試方法。即根據(jù)設(shè)計(jì)要求，查閱文獻(xiàn)資料，收集、分析類似電路的性能，并通過(guò)組裝調(diào)試等實(shí)踐活動(dòng)，使電路達(dá)到性能要求。 第二章 系統(tǒng)概述 2.1設(shè)計(jì)思想與方案選擇 方案一 ，利用數(shù)字電路中學(xué)習(xí)的六十進(jìn)制和二十四進(jìn)制計(jì)數(shù)器和三八譯碼器來(lái)實(shí)現(xiàn)數(shù)字中的時(shí)間顯示。 方案二，利用AT89S51單片機(jī)和74HC573八位鎖存器以及利用C語(yǔ)言對(duì)AT89S51進(jìn)行編程來(lái)實(shí)現(xiàn)數(shù)字鐘的時(shí)間顯示。 由于方案一通過(guò)數(shù)電的學(xué)習(xí)我們都比較熟悉，而方案二比較復(fù)雜，涉及到比較多我們沒(méi)學(xué)過(guò)的內(nèi)容，所以選擇方案一來(lái)實(shí)施。 簡(jiǎn)易數(shù)字鐘電路主體部分是三個(gè)計(jì)數(shù)器，秒、分計(jì)數(shù)器采用六十進(jìn)制計(jì)數(shù)器，而時(shí)計(jì)數(shù)器采用二十四進(jìn)制計(jì)數(shù)器，其中分、時(shí)計(jì)數(shù)器的計(jì)數(shù)脈沖由 校正按鍵控制選擇秒、分計(jì)數(shù)器的溢出信號(hào)或校正10Hz計(jì)數(shù)信號(hào)。計(jì)數(shù)器的輸出通過(guò)七段譯碼后顯示，同時(shí)通過(guò)數(shù)值判斷電路控制蜂鳴器報(bào)時(shí)。 2.2各功能塊的組成 分頻模塊，60進(jìn)制計(jì)數(shù)器模塊，24進(jìn)制計(jì)數(shù)器模塊，4位顯示譯碼模塊，正點(diǎn)報(bào)時(shí)電路模塊，脈沖按鍵消抖動(dòng)處理模塊 2.3工作原理 一．簡(jiǎn)易數(shù)字鐘的基本工作原理是對(duì)1Hz標(biāo)準(zhǔn)頻率（秒脈沖）進(jìn)行計(jì)數(shù)。當(dāng)秒脈沖個(gè)數(shù)累計(jì)滿60后產(chǎn)生一個(gè)分計(jì)數(shù)脈沖，而分計(jì)數(shù)脈沖累計(jì)滿60后產(chǎn)生一個(gè)時(shí)計(jì)數(shù)脈沖，電路主要由3個(gè)計(jì)數(shù)器構(gòu)成，秒計(jì)數(shù)和分計(jì)數(shù)為六十進(jìn)制，時(shí)計(jì)數(shù)為二十四進(jìn)制。將FPGA開發(fā)裝置上的基準(zhǔn)時(shí)鐘OSC作為輸入信號(hào)通過(guò)設(shè)計(jì)好的分頻器分成1Hz~10MHz8個(gè)10倍頻脈沖信號(hào)。1Hz的脈沖作為秒計(jì)數(shù)器的輸入，這樣實(shí)現(xiàn)了一個(gè)基本的計(jì)時(shí)裝置。通過(guò)4位顯示譯碼模塊，可以顯示出時(shí)間。時(shí)間的顯示范圍為00時(shí)00分~23時(shí)59分。 二．當(dāng)需要調(diào)整時(shí)間時(shí)，可使用數(shù)字鐘的時(shí)校正和分校正進(jìn)行調(diào)整，數(shù)字鐘中時(shí)、分計(jì)數(shù)器都有兩個(gè)計(jì)數(shù)脈沖信號(hào)源，正常工作狀態(tài)時(shí)分別為時(shí)脈沖和分脈沖；校正狀態(tài)時(shí)都為5~10Hz的校正脈沖。這兩種狀態(tài)的切換由脈沖按鍵控制選擇器的S端來(lái)實(shí)現(xiàn)。為了更準(zhǔn)確的設(shè)定時(shí)間，需要對(duì)脈沖按鍵進(jìn)消抖動(dòng)處理。 三．電路在整點(diǎn)前10 秒鐘內(nèi)開始控制蜂鳴器報(bào)時(shí)，可采用數(shù)字比較器或邏輯門判斷分、秒計(jì)數(shù)器的狀態(tài)碼值，以不同頻率的脈沖控制蜂鳴器的鳴響。 第三章 單元電路設(shè)計(jì)與分析 3.1各單元電路的選擇 （1）分頻模塊，設(shè)計(jì)一個(gè)8級(jí)倍率為10 的分頻電路，輸出頻率分別為1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8組占空比為50%的脈沖信號(hào)。 （2）60進(jìn)制計(jì)數(shù)器模塊，采用兩片74161級(jí)聯(lián)。 （3）24進(jìn)制計(jì)數(shù)器模塊，采用兩片74161級(jí)聯(lián)。 （4）4位顯示譯碼模塊，由分頻器，計(jì)數(shù)器，數(shù)據(jù)選擇器，七段顯示譯碼，3-8線譯碼器構(gòu)成一個(gè)4位LED數(shù)碼顯示動(dòng)態(tài)掃描控制電路。其中4位計(jì)數(shù)器用74161，數(shù)據(jù)選擇器用74153，七段顯示譯碼器部分采用AHDL硬件描述語(yǔ)言設(shè) 計(jì)。 （5）正點(diǎn)報(bào)時(shí)電路模塊，該模塊采用與門和數(shù)據(jù)選擇器74153構(gòu)成 （6）脈沖按鍵消抖動(dòng)處理模塊，采用D觸發(fā)器實(shí)現(xiàn)消抖動(dòng)，從而能夠比較精確地設(shè)定時(shí)間。 3.2設(shè)計(jì)及工作原理分析 (1)分頻模塊 要輸出8級(jí)頻率差為10倍的分頻電路，可采用十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)實(shí)現(xiàn)。集成十進(jìn)制計(jì)數(shù)器的類型很多，比較常用的有74160、74162、74190、74192和7490等。這里采用7490來(lái)實(shí)現(xiàn)分頻，7490是二-五-十進(jìn)制加計(jì)數(shù)器，片上有一個(gè)二進(jìn)制計(jì)數(shù)器和一個(gè)異步五進(jìn)制計(jì)數(shù)器。 QA是二進(jìn)制加計(jì)數(shù)器的輸出，QB、QC、QD是五進(jìn)制加計(jì)數(shù)器的輸出，位序從告到低依次為D，C，B。該分頻器一共用到7片7490，初始信號(hào)輸入到第一片7490的CLKB端口，QD輸出端連接到CLKA端，作為輸入，從QA引出1MHz的output端口，并引線到第二片7490的CLKB端口，依此類推，直到第七片7490連接完成（如附圖所示）。每片7490相當(dāng)于一個(gè)五進(jìn)制計(jì)數(shù)器和一個(gè)二進(jìn)制計(jì)數(shù)器級(jí)聯(lián)實(shí)現(xiàn)了十進(jìn)制加計(jì)數(shù)，從而實(shí)現(xiàn)分頻。 分頻模塊圖如圖所示 分頻模塊內(nèi)部結(jié)構(gòu)圖如下圖所示 (2)60進(jìn)制計(jì)數(shù)器模塊 采用兩片74161級(jí)聯(lián)，如圖，下面一片74161做成十進(jìn)制的，初始脈沖從CLK輸入，ENT和ＥＮＰ都接高電平，而QD與QA用作為與非門的兩個(gè)輸入，與非門輸出分別連接到自身的LDN端與上面一片74161的CLK端；上面一片74161的QC和QA端作為與非門的兩個(gè)輸入通過(guò)輸出連接到自身的LDN,ENT 和ENP接高電平。下面一片實(shí)現(xiàn)從0000到1001即0~9十個(gè)狀態(tài)碼的計(jì)數(shù)，當(dāng)下面一片為1001狀態(tài)時(shí)，自身的LDN為低電平，此時(shí)QD，QC，QB，QA的狀態(tài)恢復(fù)到0000，即從0開始從新計(jì)數(shù)，而上面一片74161的CLK電平改變，上面一片74161開始計(jì)數(shù)為0001，實(shí)現(xiàn)從0000~到0101即0到5六個(gè)狀態(tài)碼的計(jì)數(shù)，當(dāng)上面一片狀態(tài)為0101時(shí)，LDN為低電平，此時(shí)計(jì)數(shù)器為0000。這樣子通過(guò)兩片74161就實(shí)現(xiàn)了一個(gè)六十進(jìn)制計(jì)數(shù)器。 下圖為六十進(jìn)制計(jì)數(shù)器模塊的示意圖 由六十進(jìn)制計(jì)數(shù)模塊構(gòu)成的秒分計(jì)數(shù)如下圖，下面那塊六十進(jìn)制技術(shù)模塊表示為妙，上面那塊六十進(jìn)制計(jì)數(shù)模塊表示為分。當(dāng)妙計(jì)數(shù)模塊的狀態(tài)為0101 1001時(shí)，向分計(jì)數(shù)模塊進(jìn)位， 即通過(guò)74153M的輸入C1，此時(shí)74153M輸出接到分計(jì)數(shù)模塊的輸入端 ，通過(guò)74153M作為選擇器，實(shí)現(xiàn)進(jìn)位控制。 (3)24進(jìn)制計(jì)數(shù)器模塊 采用兩片74161級(jí)聯(lián)，如圖，下面一片74161做成十進(jìn)制的，初始脈沖從CLK輸入，ENT和ＥＮＰ都接高電平，而QD與QA用作為與非門的兩個(gè)輸入分別連接到自身的LDN端與上面一片74161的CLK端；上面一片74161的QB非門的一個(gè)輸入通過(guò)輸出連接到自身的LDN,ENT 和ENP接高電平，并且上面74161的QB端和下面一塊74161的QC端通過(guò)與非門輸出接到兩片74161的清零端CLRN。下面一片實(shí)現(xiàn)從0000到1001即0~9十個(gè)狀態(tài)碼的計(jì)數(shù)，當(dāng)下面一片為1001狀態(tài)時(shí)，自身的LDN為低電平，此時(shí)QD，QC，QB，QA的狀態(tài)恢復(fù)到0000，即從0開始從新計(jì)數(shù)，而上面一片74161的CLK電平改變，上面一片74161開始計(jì)數(shù)為0001，實(shí)現(xiàn)從0000~到0010即0到2三個(gè)狀態(tài)碼的計(jì)數(shù)，當(dāng)上面一片狀態(tài)為0010即2時(shí)，下面一片狀態(tài)為0100即4時(shí)，兩塊74161的CLRN為低電平，此時(shí)兩塊74161的狀態(tài)都為0000，即實(shí)現(xiàn)了23時(shí)過(guò)后顯示00時(shí)。這樣子通過(guò)兩片74161就實(shí)現(xiàn)了一個(gè)24進(jìn)制計(jì)數(shù)器。 下圖為24進(jìn)制計(jì)數(shù)器模塊示意圖 由二十四進(jìn)制計(jì)數(shù)模塊構(gòu)成的時(shí)計(jì)數(shù)模塊如圖，下面那塊六十進(jìn)制技術(shù)模塊表示為分，上面那塊24進(jìn)制計(jì)數(shù)模塊表示為時(shí)。當(dāng)分計(jì)數(shù)模塊的狀態(tài)為0101 1001時(shí)，向時(shí)計(jì)數(shù)模塊進(jìn)位， 即通過(guò)74153M的輸入C1，此時(shí)74153M輸出接到時(shí)計(jì)數(shù)模塊的輸入端 ，通過(guò)74153M作為選擇器，實(shí)現(xiàn)進(jìn)位控制。 二十四進(jìn)制計(jì)數(shù)模塊構(gòu)成的時(shí)計(jì)數(shù)模塊 (4)4位顯示譯碼模塊 由分頻器，計(jì)數(shù)器，數(shù)據(jù)選擇器，七段顯示譯碼，3-8線譯碼器構(gòu)成一個(gè)4位LED數(shù)碼顯示動(dòng)態(tài)掃描控制電路。 4位計(jì)數(shù)器由74161構(gòu)成。如下圖所示 （74161構(gòu)成的4位計(jì)數(shù)器） 數(shù)據(jù)選擇器采用兩片74153 和一片74153M 兩片74153實(shí)現(xiàn)連在一起實(shí)現(xiàn)對(duì)四個(gè)數(shù)字的選擇，而一片74153M實(shí)現(xiàn)對(duì)小數(shù)點(diǎn)的選擇。 如下圖所示 （74153M構(gòu)成的數(shù)據(jù)選擇器） （兩片74153構(gòu)成的數(shù)據(jù)選擇器） 七段顯示譯碼器部分采用AHDL硬件描述語(yǔ)言設(shè)計(jì)，語(yǔ)句如下： subdesign ymq ( data_in[3..0] :input; a,b,c,d,e,f,g :output; ) begin table data_in[3..0] =>a,b,c,d,e,f,g; b"0000" =>1,1,1,1,1,1,0; b"0001" =>0,1,1,0,0,0,0; b"0010" =>1,1,0,1,1,0,1; b"0011" =>1,1,1,1,0,0,1; b"0100" =>0,1,1,0,0,1,1; b"0101" =>1,0,1,1,0,1,1; b"0110" =>0,0,1,1,1,1,1; b"0111" =>1,1,1,0,0,0,0; b"1000" =>1,1,1,1,1,1,1; b"1001" =>1,1,1,0,0,1,1; b"1010" =>1,1,1,0,1,1,1; b"1011" =>0,0,1,1,1,1,1; b"1100" =>1,0,0,0,1,1,0; b"1101" =>0,1,1,1,1,0,1; b"1110" =>1,0,0,1,1,1,1; b"1111" =>1,0,0,0,1,1,1; end table; end; 整個(gè)四位顯示譯碼模塊如圖所示 (5)正點(diǎn)報(bào)時(shí)電路模塊 該模塊采用與門和數(shù)據(jù)選擇器74153構(gòu)成，如下圖所示。 7個(gè)輸入端口的與門控制A，當(dāng)時(shí)間在59分51s，53s，55s，57s，59s的時(shí)候，A為高電平1，當(dāng)秒的個(gè)位數(shù)為9時(shí)，B為高電平1，A為1，B為0時(shí)，輸出C1低頻率信號(hào)，A為1，B為1時(shí)輸出C3高頻率信號(hào)，實(shí)現(xiàn)整點(diǎn)的不同頻率的報(bào)時(shí)電路。 （整點(diǎn)報(bào)時(shí)電路模塊） (6)脈沖按鍵消抖動(dòng)處理模塊 采用D觸發(fā)器實(shí)現(xiàn)消抖動(dòng)，從而能夠精確地設(shè)定時(shí)間。校正狀態(tài)為5HZ的校正脈沖，分頻器輸出的10HZ通過(guò)T觸發(fā)器得到5HZ的校正脈沖。 如圖 （脈沖按鍵消抖動(dòng)處理模塊） （通過(guò)T觸發(fā)器得到的5HZ校正脈沖） 第四章 電路的組構(gòu)與調(diào)試 4.1遇到的主要問(wèn)題 （1）在用74161做二十四進(jìn)制計(jì)數(shù)器時(shí)，沒(méi)有深入考慮，打算采用第一片六進(jìn)制，第二片四進(jìn)制級(jí)聯(lián)而成，結(jié)果出現(xiàn)問(wèn)題。 （2）時(shí)、分調(diào)整按鍵沒(méi)有安裝消抖動(dòng)裝置。 （3）在設(shè)置簡(jiǎn)易數(shù)字鐘的分時(shí)，時(shí)計(jì)數(shù)器也會(huì)進(jìn)。 4.2現(xiàn)象記錄及原因分析 （1）雖然也能夠計(jì)數(shù)實(shí)現(xiàn)二十四進(jìn)制，但是不能與七段顯示譯碼器配合使用，不能顯示直觀的數(shù)值，這樣給用戶帶來(lái)不便。 （2）在下載調(diào)試的時(shí)候，我要進(jìn)行時(shí)分調(diào)整，但是有時(shí)按一下子脈沖鍵會(huì)進(jìn)兩個(gè)數(shù)值，這樣子給時(shí)分的設(shè)置帶來(lái)了麻煩，原因是按鍵沒(méi)有采用消抖動(dòng)裝置。 （3）在調(diào)試的時(shí)候，打算通過(guò)按鍵調(diào)整分，但是發(fā)現(xiàn)時(shí)計(jì)數(shù)器也會(huì)進(jìn)位，這就不符合要求了，原因是調(diào)整分時(shí)，各計(jì)數(shù)器都按正常狀況在計(jì)數(shù)，所以會(huì)按正常情況產(chǎn)生進(jìn)位。 4.3解決措施及效果 （1）仍然采用兩片74161，第一片可以從0~9，第二片只能從0~2，而且當(dāng)?shù)诙瑸?的時(shí)候，第一片到4的話就都清零復(fù)位，這樣不僅實(shí)現(xiàn)了二十四進(jìn)制計(jì)數(shù)器，而且能與七段顯示譯碼器配合使用，直觀的顯示數(shù)字。 （2）在脈沖控制按鍵上加上了D觸發(fā)器，這樣子可以達(dá)到消抖動(dòng)的效果。 （3）加上選擇器，把兩路信號(hào)分開，當(dāng)調(diào)整分的時(shí)候，不對(duì)時(shí)計(jì)數(shù)器產(chǎn)生進(jìn)位，這樣子就不會(huì)產(chǎn)生十進(jìn)位了，解決了這個(gè)問(wèn)題。 4.4功能的測(cè)試方法、步驟，記錄的數(shù)據(jù) （1）簡(jiǎn)易數(shù)字鐘的測(cè)試，將電路圖連好后，分析與綜合，仿真，編譯，下載到儀器上，表示秒的小數(shù)點(diǎn)按1Hz，占空比50%跳動(dòng)，分從0~59計(jì)數(shù)，分過(guò)了59后，向時(shí)計(jì)數(shù)器進(jìn)1。 （2）整點(diǎn)點(diǎn)報(bào)時(shí)功能的測(cè)試，到了整點(diǎn)，即59分51s，53s，55s，57s時(shí)蜂鳴器低頻率間斷性鳴響，59分59秒時(shí)，蜂鳴器高頻率鳴響一次。 （3）時(shí)、分調(diào)整功能的測(cè)試，按分調(diào)整鍵，分按一定的頻率逐次加一，但是時(shí)顯示不變；按時(shí)調(diào)整鍵，時(shí)按一定的頻率逐次加一，但是分顯示不變。 第五章 結(jié)束語(yǔ) 5.1對(duì)設(shè)計(jì)題目的結(jié)論性意見及進(jìn)一步改進(jìn)的意向說(shuō)明 簡(jiǎn)易數(shù)字鐘的設(shè)計(jì)中，主要運(yùn)用了分頻器，六十進(jìn)制計(jì)數(shù)器，二十四進(jìn)制計(jì)數(shù)器，動(dòng)態(tài)掃描顯示電路，選擇器，按鍵消抖以及門電路等數(shù)字電路方面的知識(shí)。可以在簡(jiǎn)易數(shù)字鐘的基礎(chǔ)上加上24小時(shí)和12小時(shí)轉(zhuǎn)換功能，秒表功能，鬧鐘功能，這樣更能滿足人們的使用需求。 5.2總結(jié)設(shè)計(jì)的收獲與體會(huì) 簡(jiǎn)易數(shù)字鐘的設(shè)計(jì)及實(shí)驗(yàn)當(dāng)中，我堅(jiān)持了下來(lái)，上學(xué)期的數(shù)電我學(xué)的并不好，而且對(duì)軟件應(yīng)用的接受能力不強(qiáng)，剛開始的時(shí)候做的很慢，看到別人都做好了，心里比較著急，于是，我找出了數(shù)電課本，復(fù)習(xí)所涉及的知識(shí)點(diǎn)，并練習(xí)所學(xué)軟件，終于有了進(jìn)步，可以更上同學(xué)們的進(jìn)度，但數(shù)字鐘的設(shè)計(jì)一直困擾我，看到別人拓展功能都做好了，自己基本的都還沒(méi)做好，心里很急。在設(shè)計(jì)的過(guò)程中，碰到了很多的困難，遇到了很多問(wèn)題，不斷地思考與嘗試，以及向同學(xué)和老師請(qǐng)教，但還是沒(méi)能完全設(shè)計(jì)好，以后有時(shí)間還得多去實(shí)驗(yàn)室嘗試，爭(zhēng)取做好一些拓展功能。通過(guò)這次設(shè)計(jì)，對(duì)上學(xué)期學(xué)習(xí)的數(shù)字電路的相關(guān)知識(shí)得到了復(fù)習(xí)和鞏固，也查閱了一些相關(guān)的資料，也加深了我對(duì)數(shù)字電路應(yīng)用的理解，總之這次的電子技術(shù)課程設(shè)計(jì)受益匪淺。 參考文獻(xiàn)： 《基于FPGA的數(shù)字電路系統(tǒng)設(shè)計(jì)》 西安電子科技大學(xué)出版社 《數(shù)字電子技術(shù)基礎(chǔ)》 電子工業(yè)出版社 《數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)及應(yīng)用》人民郵電出版社 附圖 1. 分頻模塊 （分頻器仿真波形） 下圖為分頻器線路圖 2. 60進(jìn)制計(jì)數(shù)器模塊 （60進(jìn)制計(jì)數(shù)器仿真波形） 3. 24進(jìn)制計(jì)數(shù)器模塊 （24進(jìn)制計(jì)數(shù)器仿真波形） 4. 4位顯示譯碼模塊 七段顯示譯碼器模塊 七段顯示譯碼器部分采用AHDL硬件描述語(yǔ)言設(shè)計(jì)，語(yǔ)句如下： subdesign ymq ( data_in[3..0] :input; a,b,c,d,e,f,g :output; ) begin table data_in[3..0] =>a,b,c,d,e,f,g; b"0000" =>1,1,1,1,1,1,0; b"0001" =>0,1,1,0,0,0,0; b"0010" =>1,1,0,1,1,0,1; b"0011" =>1,1,1,1,0,0,1; b"0100" =>0,1,1,0,0,1,1; b"0101" =>1,0,1,1,0,1,1; b"0110" =>0,0,1,1,1,1,1; b"0111" =>1,1,1,0,0,0,0; b"1000" =>1,1,1,1,1,1,1; b"1001" =>1,1,1,0,0,1,1; b"1010" =>1,1,1,0,1,1,1; b"1011" =>0,0,1,1,1,1,1; b"1100" =>1,0,0,0,1,1,0; b"1101" =>0,1,1,1,1,0,1; b"1110" =>1,0,0,1,1,1,1; b"1111" =>1,0,0,0,1,1,1; end table; end; 整個(gè)4位顯示譯碼模塊 （四位顯示譯碼模塊）